| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 研究背景及意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-12页 |
| 1.2.1 片上系统测试数据压缩技术 | 第10-12页 |
| 1.2.2 片上系统低功耗测试技术 | 第12页 |
| 1.3 论文的主要工作和结构安排 | 第12-15页 |
| 1.3.1 主要工作 | 第12-13页 |
| 1.3.2 结构安排 | 第13-15页 |
| 第2章 片上系统测试技术 | 第15-25页 |
| 2.1 片上系统测试基本原理 | 第15-16页 |
| 2.2 片上系统测试的主要内容 | 第16-23页 |
| 2.2.1 故障建模 | 第16-17页 |
| 2.2.2 测试生成 | 第17-19页 |
| 2.2.3 扫描测试 | 第19-23页 |
| 2.3 片上系统测试面临的挑战 | 第23-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第3章 基于SoC低功耗测试的测试集预处理方法 | 第25-45页 |
| 3.1 片上系统低功耗测试方案 | 第25-33页 |
| 3.1.1 基于ATPG结构改进的低功耗方案 | 第25-31页 |
| 3.1.2 基于测试集预处理的低功耗方案 | 第31-33页 |
| 3.2 基于二维汉明距离排序的低功耗测试集预处理算法 | 第33-44页 |
| 3.2.1 算法的基本原理 | 第33-34页 |
| 3.2.2 算法的应用实例 | 第34-36页 |
| 3.2.3 无关位填充规则 | 第36-37页 |
| 3.2.4 解压结构设计 | 第37-40页 |
| 3.2.5 电路验证与结果分析 | 第40-44页 |
| 3.3 本章小结 | 第44-45页 |
| 第4章 基于SoC低功耗测试编码压缩方法 | 第45-69页 |
| 4.1 SoC测试数据编码压缩技术 | 第45-51页 |
| 4.1.1 FDR编码压缩 | 第45-47页 |
| 4.1.2 EFDR编码压缩 | 第47-49页 |
| 4.1.3 AFDR编码压缩 | 第49-51页 |
| 4.2 基于交替统计游程编码的测试数据压缩算法 | 第51-63页 |
| 4.2.1 交替统计游程编码算法实现 | 第52-53页 |
| 4.2.2 无关位填充方案设计 | 第53-56页 |
| 4.2.3 解压缩电路结构设计 | 第56-58页 |
| 4.2.4 电路验证与结果分析 | 第58-63页 |
| 4.3 基于扩展型计数相容模式游程编码的测试数据压缩方法 | 第63-67页 |
| 4.3.1 扩展型计数相容模式游程编码算法设计与实现 | 第64-66页 |
| 4.3.2 ECCPRL编码应用 | 第66页 |
| 4.3.3 电路验证与实验结果分析 | 第66-67页 |
| 4.4 本章小结 | 第67-69页 |
| 结论 | 第69-71页 |
| 参考文献 | 第71-77页 |
| 攻读硕士学位期间发表的论文 | 第77-79页 |
| 致谢 | 第79页 |
