| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| abstract | 第9页 |
| 第一章 绪论 | 第14-22页 |
| 1.1 研究背景 | 第14-17页 |
| 1.2 研究目的和意义 | 第17-19页 |
| 1.3 国内外的研究现状 | 第19页 |
| 1.4 论文内容概述及本文的章节安排 | 第19-22页 |
| 第二章 基于TSV的3D堆叠集成电路测试技术介绍 | 第22-45页 |
| 2.1 三维集成电路的测试挑战 | 第22-32页 |
| 2.1.1 3D ICs：制造 | 第22-24页 |
| 2.1.2 3D集成测试挑战 | 第24-26页 |
| 2.1.3 KGD晶圆级测试和老化 | 第26-27页 |
| 2.1.4 3D IC可测性设计 | 第27-32页 |
| 2.2 测试研究基本内容介绍 | 第32-34页 |
| 2.2.1 绑定中测试 | 第32页 |
| 2.2.2 绑定中测试研究 | 第32-34页 |
| 2.3 基于TSV的2.5D和3D堆叠芯片的挑战和新出现的解决方案 | 第34-43页 |
| 2.3.1 基于TSV的2.5D和3D SICs | 第34-36页 |
| 2.3.2 3D测试流程 | 第36-39页 |
| 2.3.3 3D测试内容 | 第39-41页 |
| 2.3.4 3D测试访问 | 第41-43页 |
| 2.4 本章小结 | 第43-45页 |
| 第三章 动态电压和频率缩放技术概述 | 第45-51页 |
| 3.1 动态电压和频率缩放(DVFS)技术研究背景 | 第45-47页 |
| 3.2 动态电压和频率缩放(DVFS)技术的研究目的与意义 | 第47-48页 |
| 3.3 国内外动态电压和频率缩放(DVFS)技术的研究现状 | 第48-49页 |
| 3.4 低功耗的嵌入式GPU的动态电压和频率缩放(DVFS)框架介绍 | 第49-51页 |
| 3.4.1 嵌入式GPUs的动态电压和频率缩放(DVFS)动机 | 第49页 |
| 3.4.2 嵌入式GPU的动态电压和频率缩放(DVFS)架构 | 第49-50页 |
| 3.4.3 嵌入式GPU的动态电压和频率缩放(DVFS)应用环境介绍 | 第50-51页 |
| 第四章 基于温度和误码率感知的3D堆叠Cache DVFS方法 | 第51-62页 |
| 4.1 含3D堆叠Cache芯片的建模 | 第51-54页 |
| 4.1.1 含3D堆叠Cache的芯片温度模型 | 第51-52页 |
| 4.1.2 含3D堆叠Cache的芯片错误率模型 | 第52-53页 |
| 4.1.3 含3D堆叠Cache的芯片性能模型 | 第53-54页 |
| 4.1.4 含3D堆叠Cache的芯片功耗模型 | 第54页 |
| 4.2 含3D堆叠Cache的芯片提升性能功耗比的DVFS问题 | 第54-55页 |
| 4.3 实验 | 第55-61页 |
| 4.3.1 实验设置 | 第55-56页 |
| 4.3.2 实验复杂度 | 第56-57页 |
| 4.3.3 实验结果 | 第57-61页 |
| 4.4 本章小结 | 第61-62页 |
| 第五章 总结及下一步工作 | 第62-64页 |
| 5.1 总结 | 第62-63页 |
| 5.2 下一步工作 | 第63-64页 |
| 参考文献 | 第64-68页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第68-69页 |
