| 摘要 | 第1-7页 |
| ABSTRACT | 第7-10页 |
| 第一章 绪论 | 第10-13页 |
| ·研究背景 | 第10-11页 |
| ·论文工作及章节安排 | 第11-13页 |
| 第二章 DLL系统分析 | 第13-24页 |
| ·DLL的工作原理 | 第13-14页 |
| ·DLL交流小信号模型 | 第14-15页 |
| ·DLL与PLL特性比较 | 第15-19页 |
| ·DLL的非理想效应 | 第19-23页 |
| ·时钟抖动 | 第19-21页 |
| ·PD/CP的非理想性 | 第21-23页 |
| ·传统DLL结构在宽频率工作范围中的锁定问题 | 第23页 |
| ·本章小结 | 第23-24页 |
| 第三章 DLL Verilog-A 系统设计与仿真 | 第24-31页 |
| ·DLL系统模型设计 | 第24-28页 |
| ·DLL系统建模仿真结果 | 第28-30页 |
| ·本章小结 | 第30-31页 |
| 第四章 DLL 时钟产生器的CMOS电路设计 | 第31-56页 |
| ·多相位时钟产生器电路整体结构设计 | 第31-32页 |
| ·启动控制电路的设计 | 第32-33页 |
| ·鉴相器的设计 | 第33-39页 |
| ·超前相位鉴相器 | 第33-34页 |
| ·鉴相器开关 | 第34-35页 |
| ·动态鉴相器 | 第35-37页 |
| ·鉴相器整体电路结构 | 第37-39页 |
| ·电荷泵的设计 | 第39-45页 |
| ·电荷泵的非理想因素 | 第39-41页 |
| ·高性能电荷泵设计 | 第41-45页 |
| ·压控延时线(VCDL)的设计 | 第45-48页 |
| ·VCDL整体电路结构设计 | 第45-47页 |
| ·延时单元设计 | 第47-48页 |
| ·占空比调整(DCC)电路设计 | 第48-49页 |
| ·多相位时钟产生器电路仿真结果 | 第49-55页 |
| ·本章小结 | 第55-56页 |
| 第五章 版图设计 | 第56-59页 |
| ·DLL版图设计 | 第56-58页 |
| ·本章小结 | 第58-59页 |
| 结论 | 第59-60页 |
| 参考文献 | 第60-63页 |
| 攻读硕士学位期间取得的研究成果 | 第63-64页 |
| 致谢 | 第64页 |