一款基于40nm CMOS工艺的高速CDR电路的设计与分析
| 摘要 | 第10-11页 |
| ABSTRACT | 第11页 |
| 第一章 绪论 | 第13-19页 |
| 1.1 课题背景与研究意义 | 第13-14页 |
| 1.2 SerDes研究现状及趋势 | 第14-16页 |
| 1.3 本文研究的主要内容 | 第16-17页 |
| 1.4 论文组织结构 | 第17-19页 |
| 第二章 CDR的理论基础 | 第19-30页 |
| 2.1 CDR电路的功能与原理 | 第19页 |
| 2.2 CDR电路的主要性能指标 | 第19-22页 |
| 2.2.1 抖动 | 第20-21页 |
| 2.2.2 眼图 | 第21-22页 |
| 2.2.3 速度与功耗 | 第22页 |
| 2.3 时钟数据恢复电路的基本结构 | 第22-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 CDR电路详细设计 | 第30-70页 |
| 3.1 CDR电路整体结构设计 | 第30-38页 |
| 3.1.1 CDR电路结构选择 | 第30-31页 |
| 3.1.2 CDR电路结构分析 | 第31-38页 |
| 3.2 PS/PI电路设计 | 第38-50页 |
| 3.2.1 PS/PI电路整体结构设计 | 第38-39页 |
| 3.2.2 PS电路设计 | 第39-43页 |
| 3.2.3 PI电路设计 | 第43-49页 |
| 3.2.4 PS/PICode编码电路设计 | 第49-50页 |
| 3.3 鉴相器设计 | 第50-54页 |
| 3.3.1 线性鉴相器 | 第50-51页 |
| 3.3.2 二进制鉴相器 | 第51-54页 |
| 3.4 数字滤波器设计 | 第54-57页 |
| 3.5 CML到CMOS与DCC环路设计 | 第57-61页 |
| 3.6 高速采样电路设计 | 第61-65页 |
| 3.7 分接器设计 | 第65-69页 |
| 3.8 本章小结 | 第69-70页 |
| 第四章 CDR电路的版图设计 | 第70-80页 |
| 4.1 基于标准单元库的半定制设计 | 第70-72页 |
| 4.2 全定制版图设计 | 第72-79页 |
| 4.2.1 版图设计要点 | 第72-74页 |
| 4.2.2 核心模块版图设计 | 第74-79页 |
| 4.3 本章小结 | 第79-80页 |
| 第五章 时钟数据恢复电路整体仿真 | 第80-87页 |
| 5.1 CDR电路前仿结果 | 第80-84页 |
| 5.2 CDR电路后仿结果 | 第84-86页 |
| 5.3 本章小结 | 第86-87页 |
| 第六章 总结与展望 | 第87-89页 |
| 6.1 工作总结 | 第87页 |
| 6.2 工作展望 | 第87-89页 |
| 致谢 | 第89-90页 |
| 参考文献 | 第90-94页 |
| 作者在学期间取得的学术成果 | 第94页 |
