JC2865芯片的后端设计与实现
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第一章 绪论 | 第8-12页 |
| 1.1 本课题的研究背景与意义 | 第8页 |
| 1.2 国内外研究现状 | 第8-9页 |
| 1.3 超大规模SoC芯片设计流程 | 第9-10页 |
| 1.4 论文组织结构 | 第10-12页 |
| 第二章 JC2865芯片后端设计技术与方法 | 第12-24页 |
| 2.1 基于标准单元的SoC芯片设计 | 第12-14页 |
| 2.1.1 单元表征 | 第12-13页 |
| 2.1.2 自顶向下的设计流程 | 第13-14页 |
| 2.1.3 基于IP复用的SoC技术 | 第14页 |
| 2.2 芯片后端设计中的常见问题 | 第14-15页 |
| 2.2.1 时序问题 | 第14页 |
| 2.2.2 信号完整性问题 | 第14-15页 |
| 2.2.3 互连延迟 | 第15页 |
| 2.3 雷达波控SoC芯片 | 第15-19页 |
| 2.3.1 主要技术指标 | 第15-16页 |
| 2.3.2 电路功能说明 | 第16-18页 |
| 2.3.3 电路工作方式说明 | 第18页 |
| 2.3.4 总体实施方案 | 第18-19页 |
| 2.4 基于Astro的物理实现流程 | 第19-23页 |
| 2.4.1 布局规划 | 第19-20页 |
| 2.4.2 电源网络设计 | 第20-21页 |
| 2.4.3 布局 | 第21-22页 |
| 2.4.4 时钟网络设计 | 第22页 |
| 2.4.5 布线 | 第22-23页 |
| 2.5 本章小结 | 第23-24页 |
| 第三章 JC2865芯片布局布线版图设计 | 第24-46页 |
| 3.1 全芯片版图设计总体思路 | 第24-25页 |
| 3.2 全芯片版图设计整合的工艺、库资源 | 第25-28页 |
| 3.3 IP模块验证及说明 | 第28-30页 |
| 3.4 布局规划及实现策略 | 第30-32页 |
| 3.5 电源网络布局分配设计 | 第32-37页 |
| 3.6 时钟网络实现策略 | 第37-40页 |
| 3.7 门控时钟实现策略 | 第40-41页 |
| 3.8 时序优化流程 | 第41-43页 |
| 3.9 扇出信号线实现策略 | 第43页 |
| 3.10 版图验证 | 第43-45页 |
| 3.11 寄生参数提取与全芯片验证 | 第45页 |
| 3.12 本章小结 | 第45-46页 |
| 第四章 全芯片可靠性设计与测试结果分析 | 第46-56页 |
| 4.1 串扰预防及优化流程 | 第46-48页 |
| 4.2 全芯片ESD网络设计 | 第48-49页 |
| 4.3 天线效应 | 第49-50页 |
| 4.4 芯片后仿真 | 第50-52页 |
| 4.5 芯片各项指标测试情况 | 第52-54页 |
| 4.5.1 测试方案 | 第52页 |
| 4.5.2 测试流程 | 第52-53页 |
| 4.5.3 测试结果分析 | 第53-54页 |
| 4.6 本章小结 | 第54-56页 |
| 第五章 总结与展望 | 第56-57页 |
| 5.1 总结 | 第56页 |
| 5.2 展望 | 第56-57页 |
| 参考文献 | 第57-59页 |
| 致谢 | 第59页 |
