| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-17页 |
| 1.1 课题研究背景及意义 | 第15页 |
| 1.2 国内外发展现状 | 第15-17页 |
| 第二章 数据采集设计方案 | 第17-27页 |
| 2.1 数据采集基本原理 | 第17-19页 |
| 2.2 数据采集控制板需求分析 | 第19-20页 |
| 2.3 数据采集控制板硬件部分方案 | 第20-22页 |
| 2.4 软件部分设计方案 | 第22-27页 |
| 2.4.1 Qsys中添加外设的方法 | 第22-23页 |
| 2.4.2 Qsys组件编辑器的使用 | 第23-27页 |
| 第三章 数据采集电路设计 | 第27-53页 |
| 3.1 数据采集模拟前端设计 | 第27-34页 |
| 3.1.1 微秒级信号采集模拟前端设计 | 第27-33页 |
| 3.1.2 传感器信号采集模拟前端设计 | 第33-34页 |
| 3.2 时钟模块 | 第34-36页 |
| 3.2.1 FPGA系统时钟 | 第34-35页 |
| 3.2.2 FPGA内部时钟 | 第35-36页 |
| 3.2.3 W5300时钟 | 第36页 |
| 3.3 FPGA模块 | 第36-40页 |
| 3.3.1 FPGA简介 | 第36-38页 |
| 3.3.2 Altera FPGA器件编号说明 | 第38页 |
| 3.3.3 Cyclone IV的主要特性 | 第38-39页 |
| 3.3.4 FPGA的配置电路 | 第39-40页 |
| 3.4 DDR Ⅱ SDRAM数据存储模块 | 第40-42页 |
| 3.4.1 存储设备分析 | 第40-41页 |
| 3.4.2 DDR Ⅱ SDRAM存储设备 | 第41-42页 |
| 3.4.3 DDR Ⅱ SDRAM存储电路设计 | 第42页 |
| 3.5 UART数据传输模块 | 第42-45页 |
| 3.5.1 UART协议概述 | 第42-43页 |
| 3.5.2 实际电路设计 | 第43-45页 |
| 3.6 Ethernet数据传输模块 | 第45-47页 |
| 3.7 光纤发送模块设计 | 第47-50页 |
| 3.8 电源模块设计 | 第50-53页 |
| 第四章 基于FPGA数字逻辑与Nios Ⅱ设计 | 第53-75页 |
| 4.1 FPGA与Nios Ⅱ流程设计 | 第53-56页 |
| 4.1.1 FPGA设计流程 | 第53-55页 |
| 4.1.2 Nios Ⅱ设计流程简介 | 第55-56页 |
| 4.2 数据采集部分设计 | 第56-58页 |
| 4.3 DDR Ⅱ SDRAM存储模块设计 | 第58-61页 |
| 4.4 Ethernet和UART数据传输部分设计 | 第61-66页 |
| 4.4.1 Ethernet数据传输部分设计 | 第61-65页 |
| 4.4.2 UART数据传输部分设计 | 第65-66页 |
| 4.5 光纤部分设计 | 第66-71页 |
| 4.5.1 脉冲粗延迟模块设计与仿真 | 第66-67页 |
| 4.5.2 脉冲个数与频率模块设计与仿真 | 第67页 |
| 4.5.3 脉冲宽度调整模块设计与仿真 | 第67-68页 |
| 4.5.4 channel模块设计 | 第68-69页 |
| 4.5.5 脉冲发生模块顶层设计与仿真 | 第69-70页 |
| 4.5.6 DS1124_CONTROLLER模块设计与仿真 | 第70-71页 |
| 4.6 Nios Ⅱ部分设计 | 第71-75页 |
| 第五章 系统测试结果与分析 | 第75-79页 |
| 参考文献 | 第79-81页 |
| 致谢 | 第81-83页 |
| 作者简介 | 第83-84页 |