折叠计数器在片上系统测试中的应用
| 摘要 | 第1-6页 |
| Abstract | 第6-7页 |
| 致谢 | 第7-12页 |
| 第一章 绪论 | 第12-22页 |
| ·集成电路的发展趋势 | 第12-13页 |
| ·SoC 测试基础 | 第13-19页 |
| ·SoC 测试现状和面临的问题 | 第13页 |
| ·故障模型 | 第13-15页 |
| ·扫描设计 | 第15-17页 |
| ·SoC 测试分类 | 第17-19页 |
| ·课题来源及其目的和意义 | 第19-20页 |
| ·课题来源 | 第19页 |
| ·目的和意义 | 第19-20页 |
| ·论文的研究内容和组织结构 | 第20-22页 |
| 第二章 SoC 测试功耗的相关知识 | 第22-28页 |
| ·测试功耗模型 | 第22-24页 |
| ·移位功耗和捕获功耗 | 第24-26页 |
| ·降低 SoC 测试功耗方法 | 第26-28页 |
| 第三章 折叠计数器低功耗确定 BIST | 第28-47页 |
| ·LFSR 相关知识 | 第28-31页 |
| ·输入精简技术和约束输入精简 | 第31-33页 |
| ·输入精简技术 | 第31-32页 |
| ·约束输入精简 | 第32-33页 |
| ·折叠计数器的相关知识 | 第33-39页 |
| ·折叠计数器的理论背景 | 第33-35页 |
| ·基于前序状态的折叠计数器 | 第35-36页 |
| ·基于初始状态的折叠计数器 | 第36-37页 |
| ·折叠计数器的发展 | 第37-39页 |
| ·低功耗的扫描输入精简方案 | 第39-45页 |
| ·相容扫描单元集合 | 第40-42页 |
| ·扫描链构造 | 第42-43页 |
| ·扫描单元使能信号分组和控制 | 第43-45页 |
| ·实验结果和分析 | 第45-47页 |
| 第四章 并行折叠计数器的理论及其应用 | 第47-56页 |
| ·折叠计数器的并行化相关研究 | 第47-48页 |
| ·并行折叠计数器的 BIST 方案 | 第48-53页 |
| ·并行折叠计数器 BIST 概述 | 第48-49页 |
| ·并行折叠计算 | 第49-51页 |
| ·并行折叠计数器的控制电路 | 第51-53页 |
| ·完整的综合过程 | 第53页 |
| ·实验结果分析 | 第53-56页 |
| 第五章 结束语 | 第56-58页 |
| ·论文工作总结 | 第56页 |
| ·进一步的研究方向 | 第56-58页 |
| 参考文献 | 第58-63页 |
| 攻读硕士学位期间发表的论文 | 第63-64页 |
