| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 引言 | 第10-14页 |
| 0.1 SOC 芯片的含义和一般结构 | 第10页 |
| 0.2 SOC 芯片发展和挑战 | 第10-11页 |
| 0.3 信息安全类 SOC 的特殊要求 | 第11页 |
| 0.4 本文 SOC 芯片 HS1308 简介 | 第11-12页 |
| 0.5 本文的研究内容和结构 | 第12-14页 |
| 第1章 HS1308 芯片的整体设计流程 | 第14-24页 |
| 1.1 半定制设计方法 | 第14页 |
| 1.2 基于 IP 的 SOC 设计方法 | 第14-15页 |
| 1.3 HS1308 的前端设计 | 第15-18页 |
| 1.3.1 行为级设计 | 第15-16页 |
| 1.3.2 逻辑综合 | 第16-17页 |
| 1.3.3 形式验证 | 第17-18页 |
| 1.3.4 静态时序分析 | 第18页 |
| 1.4 HS1308 的后端设计 | 第18-23页 |
| 1.4.1 布局规划 | 第19页 |
| 1.4.2 电源网络规划 | 第19-20页 |
| 1.4.3 布局设计 | 第20-21页 |
| 1.4.4 时钟树综合 | 第21页 |
| 1.4.5 布线设计 | 第21-22页 |
| 1.4.6 时序验证和物理验证 | 第22-23页 |
| 1.5 本章小结 | 第23-24页 |
| 第2章 布图设计 MCMM 方法的研究 | 第24-34页 |
| 2.1 MCMM 概述 | 第24页 |
| 2.2 MCMM 基本原理 | 第24-29页 |
| 2.2.1 Scenarios 定义 | 第25-26页 |
| 2.2.2 Scenarios 设置 | 第26-28页 |
| 2.2.3 Scenarios 子集设置 | 第28-29页 |
| 2.2.4 时钟树综合 Scenarios | 第29页 |
| 2.3 On-Chip-Viaration 分析模式 | 第29-32页 |
| 2.3.1 OCV 时序分析方法 | 第30-31页 |
| 2.3.2 Timing Derate 时序分析方法 | 第31-32页 |
| 2.4 HS1308 的 MCMM 布图设置 | 第32-33页 |
| 2.5 本章小结 | 第33-34页 |
| 第3章 HS1308 的逻辑综合 | 第34-41页 |
| 3.1 HS1308 综合环境建立 | 第34-36页 |
| 3.2 设计编译 | 第36-37页 |
| 3.3 综合结果 | 第37-40页 |
| 3.4 本章小结 | 第40-41页 |
| 第4章 HS1308 芯片的布图设计研究 | 第41-68页 |
| 4.1 布图准备和检查 | 第41-44页 |
| 4.1.1 布图环境建立 | 第41-42页 |
| 4.1.2 设计检查与设置 | 第42-44页 |
| 4.2 布局规划 | 第44-48页 |
| 4.2.1 整体规划 | 第45-46页 |
| 4.2.2 电源网络规划 | 第46-48页 |
| 4.2.3 再综合网表 | 第48页 |
| 4.3 布局 | 第48-54页 |
| 4.3.1 Tap 单元插入 | 第49页 |
| 4.3.2 布局设置 | 第49-50页 |
| 4.3.3 时序分析设置 | 第50-51页 |
| 4.3.4 布局和优化 | 第51-53页 |
| 4.3.5 布局结果 | 第53-54页 |
| 4.4 时钟树综合 | 第54-59页 |
| 4.4.1 MCMM 时钟树综合设置 | 第54-55页 |
| 4.4.2 时钟树综合与时钟树优化 | 第55-58页 |
| 4.4.3 CTS 后逻辑优化 | 第58页 |
| 4.4.4 时钟树布线 | 第58-59页 |
| 4.5 布线 | 第59-64页 |
| 4.5.1 串扰和天线效应 | 第59-60页 |
| 4.5.2 布线和优化 | 第60-61页 |
| 4.5.3 非锁定 ECO | 第61-62页 |
| 4.5.4 可制造性设计 | 第62-64页 |
| 4.6 布图结果和验证 | 第64-67页 |
| 4.6.1 结果分析 | 第64-66页 |
| 4.6.2 时序和功能验证 | 第66页 |
| 4.6.3 物理验证 | 第66-67页 |
| 4.7 本章小结 | 第67-68页 |
| 第5章 结束语 | 第68-70页 |
| 5.1 总结 | 第68页 |
| 5.2 进一步工作的方向 | 第68-70页 |
| 致谢 | 第70-71页 |
| 参考文献 | 第71-72页 |