SMIC 0.13um工艺下用于DVI接口的高速PLL电路设计
| 摘要 | 第1-4页 |
| Abstract | 第4-8页 |
| 第一章 绪论 | 第8-10页 |
| ·DVI接口电路简介 | 第8页 |
| ·锁相技术的发展 | 第8-9页 |
| ·本文主要工作 | 第9-10页 |
| 第二章 锁相环工作原理及特性分析 | 第10-22页 |
| ·锁相环工作原理 | 第10-11页 |
| ·锁相环电路模型 | 第11-15页 |
| ·鉴频/鉴相器 | 第11-12页 |
| ·电荷泵 | 第12页 |
| ·低通滤波器 | 第12-13页 |
| ·压控振荡器(VCO) | 第13-14页 |
| ·锁相环路方程及物理意义 | 第14-15页 |
| ·锁相环特性分析 | 第15-21页 |
| ·锁相环相位特性 | 第15-16页 |
| ·锁相环的跟踪特性 | 第16-19页 |
| ·锁相环的捕获特性 | 第19-21页 |
| ·小结 | 第21-22页 |
| 第三章 锁相环的噪声研究 | 第22-30页 |
| ·锁相环中的噪声 | 第22-23页 |
| ·热噪声 | 第22页 |
| ·散粒噪声 | 第22-23页 |
| ·闪烁噪声 | 第23页 |
| ·锁相环路时钟信号的噪声 | 第23-25页 |
| ·相位噪声 | 第23-24页 |
| ·定时抖动 | 第24-25页 |
| ·噪声影响下锁相环特性分析 | 第25-29页 |
| ·噪声影响下的锁相环相位模型 | 第25-27页 |
| ·锁相环对输入噪声的线性过滤特性 | 第27-28页 |
| ·锁相环对VCO噪声的线性过滤特性 | 第28页 |
| ·PLL对噪声的抑制作用 | 第28-29页 |
| ·小结 | 第29-30页 |
| 第四章 锁相环电路的设计 | 第30-58页 |
| ·鉴频/鉴相器设计 | 第30-35页 |
| ·典型的鉴频/鉴相器电路 | 第30-32页 |
| ·鉴频/鉴相器优化设计 | 第32-34页 |
| ·鉴频鉴相器电路设计 | 第34-35页 |
| ·电荷泵和低通滤波器设计 | 第35-43页 |
| ·电荷泵设计 | 第35-41页 |
| ·低通滤波器设计 | 第41-43页 |
| ·压控振荡器设计 | 第43-55页 |
| ·环型振荡电路分析 | 第43-44页 |
| ·LC振荡电路分析 | 第44-45页 |
| ·VCO电路设计考虑 | 第45-48页 |
| ·环型振荡器典型电路分析 | 第48-50页 |
| ·压控振荡器电路设计 | 第50-55页 |
| ·分频器设计 | 第55-57页 |
| ·分频电路整体架构 | 第55页 |
| ·分频电路单元架构 | 第55-57页 |
| ·小结 | 第57-58页 |
| 第五章 锁相电路仿真平台及前仿验证 | 第58-62页 |
| ·仿真平台 | 第58页 |
| ·前仿结果及分析 | 第58-61页 |
| ·频率范围 | 第58页 |
| ·锁定时间 | 第58-59页 |
| ·输出时钟信号的jitter | 第59-60页 |
| ·电路性能参数仿真结果分析 | 第60-61页 |
| ·小结 | 第61-62页 |
| 第六章 版图设计及后仿验证 | 第62-66页 |
| ·版图设计 | 第62-63页 |
| ·后仿结果及分析 | 第63-65页 |
| ·频率范围 | 第63-64页 |
| ·锁定时间 | 第64页 |
| ·输出时钟信号的jitter | 第64-65页 |
| ·电路性能参数仿真结果分析 | 第65页 |
| ·小结 | 第65-66页 |
| 第七章 芯片实测及结果分析 | 第66-70页 |
| ·测试平台 | 第66页 |
| ·测试结果 | 第66-68页 |
| ·结果分析 | 第68-69页 |
| ·小结 | 第69-70页 |
| 第八章 结论 | 第70-72页 |
| 致谢 | 第72-74页 |
| 参考文献 | 第74-76页 |
