SerDes系统级设计及行为级验证
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-16页 |
| 第一章 绪论 | 第16-20页 |
| ·课题背景及意义 | 第16-18页 |
| ·论文主要内容 | 第18-19页 |
| ·论文组织结构 | 第19-20页 |
| 第二章 SerDes技术概述 | 第20-28页 |
| ·SerDes架构分析 | 第20-22页 |
| ·SerDes设计方案 | 第22-23页 |
| ·系统分析理论基础 | 第23-25页 |
| ·Verilog-A简介 | 第25-28页 |
| 第三章 PLL系统级设计及行为级验证 | 第28-56页 |
| ·PLL工作原理 | 第28-29页 |
| ·PLL结构分析 | 第29-32页 |
| ·鉴频/鉴相器(PFD) | 第29-30页 |
| ·电荷泵(CP) | 第30页 |
| ·环路滤波器(LPF) | 第30-31页 |
| ·压控振荡器(VCO) | 第31页 |
| ·整数分频器(DIV) | 第31-32页 |
| ·PLL系统级设计 | 第32-43页 |
| ·PLL线性分析 | 第32-34页 |
| ·PLL参数分解 | 第34-36页 |
| ·PLL噪声分析 | 第36-41页 |
| ·PLL设计实例 | 第41-43页 |
| ·PLL行为级建模 | 第43-48页 |
| ·鉴频/鉴相器(PFD) | 第43-45页 |
| ·电荷泵(CP) | 第45-46页 |
| ·压控振荡器(VCO) | 第46-47页 |
| ·缓冲器(BUFFER) | 第47页 |
| ·分频器(DIV) | 第47-48页 |
| ·PLL行为级验证 | 第48-54页 |
| ·PLL环路验证 | 第49-50页 |
| ·PLL环路带宽选取及验证 | 第50-53页 |
| ·PLL相位裕度选取及验证 | 第53-54页 |
| ·本章小结 | 第54-56页 |
| 第四章 CDR系统级设计及行为级验证 | 第56-78页 |
| ·CDR原理与结构 | 第56-58页 |
| ·CDR设计方案 | 第58-62页 |
| ·CDR实现方案 | 第58-59页 |
| ·随机数据鉴相器(PD) | 第59-61页 |
| ·随机数据鉴频器(FD) | 第61-62页 |
| ·CDR系统级设计 | 第62-72页 |
| ·CDR线性分析 | 第62-64页 |
| ·CDR参数分解 | 第64-65页 |
| ·CDR抖动分析 | 第65-68页 |
| ·CDR设计实例 | 第68-72页 |
| ·CDR行为级建模 | 第72-75页 |
| ·基本器件 | 第72页 |
| ·鉴频环路 | 第72-74页 |
| ·鉴相环路 | 第74-75页 |
| ·CDR行为级验证 | 第75-77页 |
| ·本章小结 | 第77-78页 |
| 第五章 SerDes系统级设计及行为级验证 | 第78-97页 |
| ·SER/DES设计及验证 | 第78-87页 |
| ·SER/DES结构分析 | 第78-80页 |
| ·SER/DES设计方案 | 第80-83页 |
| ·SER/DES行为级验证 | 第83-87页 |
| ·SerDes验证平台搭建 | 第87-92页 |
| ·测试数据产生 | 第87-90页 |
| ·测试数据检测 | 第90-92页 |
| ·SerDes行为级验证 | 第92-96页 |
| ·发送通道 | 第92-93页 |
| ·接收通道 | 第93-95页 |
| ·自测试模式 | 第95-96页 |
| ·本章小结 | 第96-97页 |
| 第六章 总结与展望 | 第97-98页 |
| 致谢 | 第98-99页 |
| 参考文献 | 第99-102页 |
| 攻硕期间取得的研究成果 | 第102页 |
