Viterbi算法的ESL设计与实现
| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第一章 绪论 | 第8-12页 |
| ·研究的背景和意义 | 第8-10页 |
| ·论文的主要工作 | 第10页 |
| ·论文的内容结构 | 第10-12页 |
| 第二章 基于高层次综合的ESL设计方法 | 第12-34页 |
| ·ESL设计方法学概述 | 第12-19页 |
| ·ESL设计方法 | 第12-14页 |
| ·系统设计语言 | 第14-16页 |
| ·TLM建模方法 | 第16-19页 |
| ·高层次综合技术 | 第19-27页 |
| ·高层次综合技术的发展过程 | 第19-21页 |
| ·高层次综合技术的特点 | 第21-23页 |
| ·SystemC综合 | 第23-25页 |
| ·C-To-FPGA | 第25-27页 |
| ·基于高层次综合的ESL开发流程 | 第27-32页 |
| ·ESL设计的总体流程 | 第27-29页 |
| ·基于高层次综合的硬件开发流程 | 第29-32页 |
| ·本章小结 | 第32-34页 |
| 第三章 VITERBI译码器算法设计 | 第34-52页 |
| ·卷积码 | 第34-39页 |
| ·纠错码原理与应用 | 第34-35页 |
| ·卷积码编码原理 | 第35-36页 |
| ·卷积码译码方法 | 第36-37页 |
| ·卷积码的表示方式 | 第37-39页 |
| ·VITERBI算法原理 | 第39-41页 |
| ·算法基本原理 | 第39-40页 |
| ·算法分析与复杂度 | 第40-41页 |
| ·VITERBI译码器算法设计 | 第41-50页 |
| ·译码器的结构划分 | 第42-43页 |
| ·分支度量单元(BMU) | 第43页 |
| ·加比选单元(ACSU) | 第43-46页 |
| ·规格化处理 | 第46-47页 |
| ·回溯与译码 | 第47-48页 |
| ·幸存路径存储器 | 第48-50页 |
| ·本章小结 | 第50-52页 |
| 第四章 VITERBI算法的优化与实现 | 第52-66页 |
| ·ESL级算法仿真 | 第52-53页 |
| ·VITERBI算法综合优化 | 第53-58页 |
| ·规格化算法优化 | 第53-54页 |
| ·加比选模块优化 | 第54-56页 |
| ·流水线架构实现 | 第56-57页 |
| ·回溯与译码优化 | 第57-58页 |
| ·ESL级综合 | 第58-61页 |
| ·RTL级仿真验证 | 第61-63页 |
| ·RTL综合实现 | 第63-65页 |
| ·本章小结 | 第65-66页 |
| 第五章 实验结果 | 第66-68页 |
| ·面积与性能 | 第66-67页 |
| ·功耗分析 | 第67-68页 |
| 第六章 总结与展望 | 第68-70页 |
| 参考文献 | 第70-73页 |
| 附录1 设计模块声明 | 第73-75页 |
| 附录2 综合脚本 | 第75-76页 |
| 致谢 | 第76-77页 |
| 作者攻读学位期间发表的学术论文目录 | 第77页 |
