| 摘要 | 第9-10页 |
| ABSTRACT | 第10页 |
| 第一章 绪论 | 第11-22页 |
| 1.1 课题背景 | 第11-14页 |
| 1.1.1 静电及静电放电 | 第11-12页 |
| 1.1.2 静电放电失效类型及应对措施 | 第12-14页 |
| 1.2 国内外研究现状 | 第14-20页 |
| 1.2.1 ESD防护技术的研究现状 | 第14-15页 |
| 1.2.2 ESD防护技术的研究方法 | 第15-17页 |
| 1.2.3 ESD测试模型 | 第17-20页 |
| 1.3 论文主要研究工作及组织结构 | 第20-22页 |
| 1.3.1 论文主要研究工作 | 第20页 |
| 1.3.2 论文组织结构 | 第20-22页 |
| 第二章 ESD防护器件的设计 | 第22-44页 |
| 2.1 ESD应力下电阻的设计 | 第22-24页 |
| 2.1.1 ESD应力下电阻的特性 | 第22-23页 |
| 2.1.2 电阻设计 | 第23-24页 |
| 2.2 ESD应力下二极管的设计 | 第24-29页 |
| 2.2.1 ESD应力下二极管的特性 | 第24-28页 |
| 2.2.2 二极管设计 | 第28-29页 |
| 2.3 ESD应力下NMOS设计 | 第29-40页 |
| 2.3.1 ESD应力下NMOS的工作过程 | 第29-32页 |
| 2.3.2 NMOS器件结构及器件参数对ESD防护能力的影响 | 第32-38页 |
| 2.3.3 GGNMOS设计 | 第38-39页 |
| 2.3.4 GCNMOS设计 | 第39-40页 |
| 2.4 ESD应力下PMOS设计 | 第40-41页 |
| 2.5 ESD应力下SCR设计 | 第41-43页 |
| 2.6 本章小结 | 第43-44页 |
| 第三章 ESD网络的设计 | 第44-55页 |
| 3.1 引言 | 第44-46页 |
| 3.1.1 信号通路与ESD备用通路 | 第44-45页 |
| 3.1.2 芯片静电防护测试方法 | 第45-46页 |
| 3.2 ESD防护结构设计 | 第46-51页 |
| 3.2.1 I/O端口的静电防护结构设计 | 第46-48页 |
| 3.2.2 Power-Power之间静电防护结构设计 | 第48-51页 |
| 3.3 芯片级ESD网络设计 | 第51-54页 |
| 3.4 本章小结 | 第54-55页 |
| 第四章 ESD设计实例 | 第55-69页 |
| 4.1 电子标签芯片ESD设计实例 | 第55-62页 |
| 4.1.1 ESD防护结构应用环境分析 | 第55-57页 |
| 4.1.2 全芯片的ESD设计 | 第57-61页 |
| 4.1.3 测试及测试结果分析 | 第61-62页 |
| 4.2 锂电池保护芯片ESD设计实例 | 第62-68页 |
| 4.2.1 锂电池保护芯片介绍 | 第62-63页 |
| 4.2.2 全芯片的ESD设计 | 第63-68页 |
| 4.3 本章小结 | 第68-69页 |
| 第五章 总结与展望 | 第69-71页 |
| 致谢 | 第71-72页 |
| 作者在学期间取得的学术成果 | 第72-73页 |
| 参考文献 | 第73-75页 |