基于0.13umCMOS工艺的双通道UART芯片设计
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第11-14页 |
| 1.1 研究背景 | 第11-12页 |
| 1.2 国内外发展现状 | 第12-13页 |
| 1.3 研究内容及论文结构 | 第13-14页 |
| 第二章 通用异步收发器原理及设计 | 第14-30页 |
| 2.1 通用异步收发器数据帧格式 | 第14-15页 |
| 2.2 通用异步收发器模块设计 | 第15-29页 |
| 2.2.1 UART内部寄存器描述 | 第15-16页 |
| 2.2.2 波特率发生器 | 第16-18页 |
| 2.2.3 UART发送器 | 第18-19页 |
| 2.2.4 UART接收器 | 第19-21页 |
| 2.2.5 FIFO设计 | 第21-23页 |
| 2.2.6 中断控制模块 | 第23-25页 |
| 2.2.7 调制解调器控制逻辑 | 第25-27页 |
| 2.2.8 双通道设计 | 第27-28页 |
| 2.2.9 接.同步电路设计 | 第28-29页 |
| 2.2.10 复位电路设计 | 第29页 |
| 2.3 本章小结 | 第29-30页 |
| 第三章 逻辑综合 | 第30-43页 |
| 3.1 逻辑综合概述 | 第30-31页 |
| 3.2 逻辑综合过程及优化策略 | 第31-39页 |
| 3.2.1 设置工作环境 | 第31-32页 |
| 3.2.2 时序约束及优化 | 第32-35页 |
| 3.2.2.1 时钟约束 | 第32-33页 |
| 3.2.2.2 端.约束 | 第33-34页 |
| 3.2.2.3 时序优化 | 第34-35页 |
| 3.2.3 面积约束 | 第35-36页 |
| 3.2.4 设置设计规则 | 第36页 |
| 3.2.5 功耗优化 | 第36-39页 |
| 3.2.5.1 门控时钟电路 | 第37-38页 |
| 3.2.5.2 操作数分离 | 第38-39页 |
| 3.3 逻辑综合报告 | 第39-42页 |
| 3.4 本章小结 | 第42-43页 |
| 第四章 通用异步收发器的版图设计 | 第43-59页 |
| 4.1 布局规划 | 第43-48页 |
| 4.1.1 IO PAD单元规划 | 第44-46页 |
| 4.1.2 电源网络规划 | 第46-48页 |
| 4.2 布局 | 第48-49页 |
| 4.3 时钟树综合 | 第49-51页 |
| 4.4 布线 | 第51-56页 |
| 4.4.1 信号串扰 | 第52-54页 |
| 4.4.2 天线效应 | 第54-56页 |
| 4.5 版图完成 | 第56-58页 |
| 4.5.1 宽金属开槽 | 第56-57页 |
| 4.5.2 添加填充单元 | 第57-58页 |
| 4.6 本章小结 | 第58-59页 |
| 第五章 通用异步收发器验证 | 第59-74页 |
| 5.1 模块级功能仿真 | 第59-64页 |
| 5.1.1 波特率发生器模块功能仿真 | 第59-61页 |
| 5.1.2 发送器模块功能仿真 | 第61页 |
| 5.1.3 接收器模块功能仿真 | 第61-62页 |
| 5.1.4 通用异步收发器FIFO模块功能仿真 | 第62-63页 |
| 5.1.5 内部寄存器模块功能仿真 | 第63-64页 |
| 5.2 系统级功能仿真 | 第64-67页 |
| 5.2.1 普通模式功能仿真 | 第64-65页 |
| 5.2.2 FIFO模式功能仿真 | 第65-66页 |
| 5.2.3 中断模式功能仿真 | 第66-67页 |
| 5.3 通用异步收发器的FPGA验证 | 第67-69页 |
| 5.3.1 FPGA验证平台搭建 | 第67-68页 |
| 5.3.2 FPGA验证结果 | 第68-69页 |
| 5.4 静态验证 | 第69-73页 |
| 5.4.1 静态时序分析 | 第69-72页 |
| 5.4.2 形式验证 | 第72-73页 |
| 5.5 本章小结 | 第73-74页 |
| 第六章 全文总结与展望 | 第74-76页 |
| 6.1 全文总结 | 第74页 |
| 6.2 后续工作展望 | 第74-76页 |
| 致谢 | 第76-77页 |
| 参考文献 | 第77-79页 |
| 攻读硕士学位期间取得的成果 | 第79-80页 |
