第1章 绪论 | 第1-28页 |
1.1 课题的研究意义 | 第12-13页 |
1.2 论文中涉及到的 EDA技术 | 第13-19页 |
1.2.1 逻辑模拟验证 | 第13-14页 |
1.2.2 故障测试 | 第14页 |
1.2.3 布局 | 第14-15页 |
1.2.4 布线 | 第15-17页 |
1.2.5 低功耗设计 | 第17-19页 |
1.2.6 底层相关的设计 | 第19页 |
1.3 Boole过程论 | 第19-26页 |
1.3.1 Boole过程的基本理论 | 第20-21页 |
1.3.2 Boole过程论的发展现状 | 第21-26页 |
1.4 本文的主要内容与结构安排 | 第26-28页 |
第2章 基于 Boole过程的逻辑级模拟验证 | 第28-50页 |
2.1 引言 | 第28-29页 |
2.2 模拟模型和算法的数据结构 | 第29-31页 |
2.3 逻辑模拟中关键问题的处理 | 第31-36页 |
2.3.1 冒险检测 | 第31-33页 |
2.3.2 反馈环路处理 | 第33-34页 |
2.3.3 伪路径识别 | 第34-36页 |
2.3.4 惯性延迟处理 | 第36页 |
2.4 算法描述和模拟实例 | 第36-42页 |
2.5 传统模拟和基于 Boole过程模拟的比较 | 第42-43页 |
2.6 基于 Boole过程论的并行逻辑级模拟验证 | 第43-49页 |
2.6.1 活动元件队列和调度优先权 | 第44-46页 |
2.6.2 并行算法和实例 | 第46-49页 |
2.7 本章小结 | 第49-50页 |
第3章 考虑互连效应的逻辑级模拟和测试 | 第50-76页 |
3.1 引言 | 第50-51页 |
3.2 互连线元件和互连延时模型 | 第51-54页 |
3.3 考虑互连效应的逻辑波形模拟 | 第54-64页 |
3.3.1 互连线串扰波形的计算 | 第54-55页 |
3.3.2 逻辑-串扰关系图 | 第55-56页 |
3.3.3 考虑互连效应的逻辑级模拟算法 | 第56-64页 |
3.4 在 VHDL中实现串扰延迟模拟 | 第64-66页 |
3.4.1 元件布图信息的VHDL描述 | 第64-65页 |
3.4.2 串扰延迟计算的VHDL描述 | 第65-66页 |
3.5 考虑串扰因素的通路敏化的测试波形生成 | 第66-75页 |
3.5.1 敏化路径上的波形集计算 | 第67-70页 |
3.5.2 串扰条件下敏化测试波形的生成 | 第70-71页 |
3.5.3 算法实例 | 第71-75页 |
3.6 本章小结 | 第75-76页 |
第4章 串扰优化的详细布线 | 第76-105页 |
4.1 引言 | 第76-78页 |
4.2 网格模式下的双层通道布线问题 | 第78-79页 |
4.2.1 水平约束和垂直约束 | 第78页 |
4.2.2 干和枝的重叠和距离 | 第78-79页 |
4.3 最小化串扰的目标函数和约束条件 | 第79-81页 |
4.4 基于布线生成树求解串扰优化的布线方案 | 第81-88页 |
4.5 基于改进遗传算法的串扰优化通道布线 | 第88-93页 |
4.5.1 编码和选择 | 第88页 |
4.5.2 交配和变异 | 第88-89页 |
4.5.3 改进策略 | 第89页 |
4.5.4 算法描述和实验结果 | 第89-93页 |
4.6 动态串扰优化的开关盒布线 | 第93-100页 |
4.6.1 线网的分类和参数表示 | 第93-95页 |
4.6.2 活动布线 | 第95-96页 |
4.6.3 确定布线 | 第96-97页 |
4.6.4 算法和实验结果 | 第97-100页 |
4.7 详细布线中关键路径上的动态串扰优化 | 第100-104页 |
4.8 本章小结 | 第104-105页 |
第5章 线长和功耗优化的宏模块布局 | 第105-116页 |
5.1 引言 | 第105-106页 |
5.2 线长模型 | 第106-107页 |
5.3 单元功耗的估计和定位 | 第107-109页 |
5.4 结群与合并 | 第109-111页 |
5.4.1 二元结群 | 第109-110页 |
5.4.2 多元结群 | 第110-111页 |
5.4.3 单元合并 | 第111页 |
5.5 布局优化算法 | 第111-113页 |
5.6 实验结果 | 第113-115页 |
5.7 本章小结 | 第115-116页 |
结论 | 第116-119页 |
参考文献 | 第119-129页 |
攻读博士学位期间发表的论文和取得的科研成果 | 第129-130页 |
致谢 | 第130-131页 |
个人简历 | 第131页 |