| 中文摘要 | 第1-5页 |
| 英文摘要 | 第5-6页 |
| 第一章 综述 | 第6-13页 |
| §1．1 项目背景 | 第6-8页 |
| §1．1．1 32位微控制器的发展背景 | 第6-7页 |
| §1．1．2 CC2112A芯片的研发背景 | 第7-8页 |
| §1．2 项目的实现方案 | 第8-13页 |
| §1．2．1 芯片的总体规划 | 第8-12页 |
| §1．2．2 芯片的实现工艺 | 第12页 |
| §1．2．3 芯片的设计流程 | 第12-13页 |
| 第二章 模块化的设计 | 第13-40页 |
| §2．1 SoC设计以及模块化设计方法 | 第13-15页 |
| §2．2 数字模块的设计 | 第15-25页 |
| §2．2．1 数字模块的设计流程 | 第15-16页 |
| §2．2．2 数字模块设计的划分 | 第16-17页 |
| §2．2．3 CLOCK GEN模块的设计 | 第17-25页 |
| §2．2．3．1 CLOCK GEN模块的设计要求 | 第17-19页 |
| §2．2．3．2 CLOCK GEN模块的设计思路 | 第19-21页 |
| §2．2．3．3 CLOCK GEN模块的设计 | 第21-23页 |
| §2．2．3．4 CLOCK GEN模块的功能验证 | 第23-24页 |
| §2．2．3．5 CLOCK GEN模块的时序验证 | 第24-25页 |
| §2．3 数模混合模块的设计 | 第25-40页 |
| §2．3．1 数模混合模块的设计流程 | 第25-26页 |
| §2．3．2 LVD模块的设计 | 第26-40页 |
| §2．3．2．1 LVD模块的设计要求 | 第26页 |
| §2．3．2．2 LVD模块的设计思路 | 第26-30页 |
| §2．3．2．3 LVD的版图设计及验证 | 第30-40页 |
| 第三章 子模块的网表产生 | 第40-44页 |
| §3．1 数字电路的网表产生 | 第40页 |
| §3．2 数模混合电路的网表产生 | 第40-44页 |
| 第四章 芯片的版图设计 | 第44-58页 |
| §4．1 配置文件的产生和优化整理 | 第44-51页 |
| §4．2 布局的设计 | 第51-55页 |
| §4．2．1 模块的布局 | 第51-54页 |
| §4．2．2 时钟树的设计 | 第54-55页 |
| §4．3 布线 | 第55-58页 |
| 第五章 版图的验证 | 第58-60页 |
| §5．1 DRC验证 | 第58页 |
| §5．2 LVS验证 | 第58-60页 |
| 第六章 后仿真验证 | 第60-66页 |
| 回顾与总结 | 第66-68页 |
| 参考文献 | 第68-70页 |
| 致谢 | 第70页 |
