基于SOC Encounter的ASIC芯片后端设计研究
| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 研究背景与现状 | 第16-17页 |
| 1.2 研究意义 | 第17-18页 |
| 1.3 论文主要工作 | 第18页 |
| 1.4 论文组织结构 | 第18-20页 |
| 第二章 逻辑综合 | 第20-36页 |
| 2.1 逻辑综合概述 | 第20-21页 |
| 2.2 逻辑综合基本过程 | 第21-26页 |
| 2.2.1 设置综合库文件 | 第22-23页 |
| 2.2.2 工作环境定义 | 第23-26页 |
| 2.3 设置约束与优化 | 第26-32页 |
| 2.3.1 设计规则约束 | 第26-27页 |
| 2.3.2 优化约束 | 第27-32页 |
| 2.4 设计优化策略 | 第32页 |
| 2.6 网表质量评价 | 第32-33页 |
| 2.7 综合结果 | 第33-35页 |
| 2.8 本章小结 | 第35-36页 |
| 第三章 可测性设计 | 第36-54页 |
| 3.1 测试基本理论 | 第36-37页 |
| 3.2 边界扫描设计 | 第37页 |
| 3.3 内建自测试 | 第37-38页 |
| 3.4 扫描测试设计 | 第38-47页 |
| 3.4.1 扫描测试时序 | 第38-39页 |
| 3.4.2 扫描设计步骤 | 第39-47页 |
| 3.5 扫描插入 | 第47-48页 |
| 3.6 DFT结果 | 第48-52页 |
| 3.7 本章小结 | 第52-54页 |
| 第四章 静态时序分析 | 第54-62页 |
| 4.1 寄生参数文件 | 第54-55页 |
| 4.2 时序路径与分析模式 | 第55-56页 |
| 4.3 OCV与CPPR | 第56-57页 |
| 4.4 RISC_MCU时序分析结果 | 第57-60页 |
| 4.5 本章小结 | 第60-62页 |
| 第五章 RISC_MCU物理实现 | 第62-98页 |
| 5.1 数据准备 | 第62-65页 |
| 5.2 布图规划与布局 | 第65-80页 |
| 5.2.1 布图规划 | 第65-70页 |
| 5.2.2 标准单元放置 | 第70-79页 |
| 5.2.3 多模式多端角 | 第79-80页 |
| 5.3 时钟树综合 | 第80-90页 |
| 5.4 布线 | 第90-97页 |
| 5.4.1 全局布线 | 第91页 |
| 5.4.2 详细布线 | 第91-97页 |
| 5.5 本章小结 | 第97-98页 |
| 第六章 结论与展望 | 第98-100页 |
| 参考文献 | 第100-104页 |
| 致谢 | 第104-106页 |
| 作者简介 | 第106-107页 |
