| 摘要 | 第6-8页 |
| ABSTRACT | 第8-9页 |
| 第一章 绪论 | 第13-26页 |
| 1.1 课题背景、目的和意义 | 第13-14页 |
| 1.2 SOC 设计与测试研究现状 | 第14-21页 |
| 1.2.1 基于 IP 核复用技术的 SOC 设计方法 | 第14-16页 |
| 1.2.2 SOC 可测性设计的重要性 | 第16-17页 |
| 1.2.3 SOC 可测试性设计的研究现状 | 第17-21页 |
| 1.3 层次化 SOC 可测试性设计研究现状 | 第21-23页 |
| 1.4 论文主要研究内容 | 第23-25页 |
| 1.5 论文章节安排 | 第25-26页 |
| 第二章 层次化 SOC 可测性设计方案 | 第26-45页 |
| 2.1 IEEE Std 1500 测试结构简介 | 第26-34页 |
| 2.1.1 IEEE Std 1500 标准中的 Wrapper | 第26-30页 |
| 2.1.2 测试访问机制（TAM） | 第30-34页 |
| 2.2 层次化 SOC 测试结构分析 | 第34-39页 |
| 2.2.1 层次化 SOC 中的 Wrapper 单元设计 | 第35-38页 |
| 2.2.2 层次化 SOC 中的 TAM 设计 | 第38-39页 |
| 2.3 测试调度优化策略 | 第39-41页 |
| 2.3.1 整数线性规划模型 | 第39-40页 |
| 2.3.2 装箱理论 | 第40-41页 |
| 2.4 两种不同的层次化 SOC 可测性设计方案 | 第41-43页 |
| 2.5 小结 | 第43-45页 |
| 第三章 基于双层次协同优化的测试架构和测试调度优化策略 | 第45-75页 |
| 3.1 基于双层次协同优化的测试架构设计 | 第45-54页 |
| 3.1.1 改进的复合型 Wrapper 单元 | 第45-48页 |
| 3.1.2 TAM 优化设计 | 第48-51页 |
| 3.1.3 测试控制器设计 | 第51-54页 |
| 3.2 双层次协同优化测试调度优化策略算法 | 第54-64页 |
| 3.2.1 IP 核层的测试调度优化策略算法 | 第54-59页 |
| 3.2.2 SOC 顶层的测试调度优化策略算法 | 第59-64页 |
| 3.3 双层次协同优化测试调度优化策略算法验证 | 第64-74页 |
| 3.3.1 ITC’02 SOC 基准电路介绍 | 第64-68页 |
| 3.3.2 IP 核中子核层参数的处理 | 第68-69页 |
| 3.3.3 算法验证 | 第69-74页 |
| 3.4 小结 | 第74-75页 |
| 第四章 基于扫描链伪平面化的测试架构和测试调度优化策略 | 第75-96页 |
| 4.1 扫描链伪平面化建立 | 第75-76页 |
| 4.2 基于扫描链伪平面化的测试架构设计 | 第76-83页 |
| 4.2.1 扫描链伪平面化控制单元设计 | 第79-81页 |
| 4.2.2 测试调度控制单元设计 | 第81-83页 |
| 4.3 扫描链伪平面化测试调度优化策略算法 | 第83-89页 |
| 4.3.1 层次化 SOC 测试时间开销 | 第83-86页 |
| 4.3.2 扫描链伪平面化测试调度优化策略算法 | 第86-89页 |
| 4.4 扫描链伪平面化测试调度优化策略算法验证 | 第89-95页 |
| 4.4.1 基准电路中 WSC 参数的确定 | 第90-93页 |
| 4.4.2 算法验证 | 第93-95页 |
| 4.5 小结 | 第95-96页 |
| 第五章 基于 EPON-MAC SOC 的可测性设计 | 第96-106页 |
| 5.1 EPON 技术简介 | 第96-97页 |
| 5.2 EPON-MAC SOC 设计 | 第97-100页 |
| 5.3 EPON-MAC SOC DFT 设计 | 第100-105页 |
| 5.3.1 相关参数的获取 | 第101-103页 |
| 5.3.2 两种层次化测试调度优化策略算法的验证结果 | 第103-105页 |
| 5.4 小结 | 第105-106页 |
| 第六章 总结与展望 | 第106-109页 |
| 6.1 总结 | 第106-107页 |
| 6.2 展望 | 第107-109页 |
| 参考文献 | 第109-120页 |
| 攻读博士期间的科研成果 | 第120-122页 |
| 攻读博士期间参与的科研项目 | 第122-123页 |
| 附录 A 文中所用英语缩略语 | 第123-125页 |
| 附录 B 文中出现的图和表 | 第125-128页 |
| 致谢 | 第128-129页 |
