| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-16页 |
| 第一章 绪论 | 第16-20页 |
| 第二章 I/O工作原理及特性 | 第20-30页 |
| 2.1 I/O的概念 | 第20-21页 |
| 2.1.1 I/O单元总览 | 第20-21页 |
| 2.1.2 I/O基本工作原理 | 第21页 |
| 2.2 40nm Library的I/O CELL功能及真值表 | 第21-30页 |
| 第三章 I/O电路的设计及实现 | 第30-58页 |
| 3.1 40nm I/O单元基本电路框架 | 第30-31页 |
| 3.2 40nm标准I/O单元基本电路结构 | 第31-32页 |
| 3.3 40nm标准I/O单元设计思路 | 第32-58页 |
| 3.3.1 PDx和NDx结构 | 第32-39页 |
| 3.3.2 IPx、INx、IH和IL结构 | 第39-43页 |
| 3.3.3 Level Shifter结构 | 第43-54页 |
| 3.3.4 IE_CTRL和REN_CTRL结构 | 第54-58页 |
| 第四章 40nm工艺下的ESD设计与研究 | 第58-90页 |
| 4.1 ESD基本原理 | 第58-66页 |
| 4.1.1 ESD模型 | 第59-62页 |
| 4.1.2 ESD测试 | 第62-65页 |
| 4.1.3 TLP曲线 | 第65-66页 |
| 4.2 局部ESD防护网络 | 第66-85页 |
| 4.2.1 ESD状态下的MOS晶体管 | 第66-71页 |
| 4.2.2 ESD在电压钳位(Power Clamp)的应用 | 第71-81页 |
| 4.2.3 ESD在I/O Cell的应用 | 第81-85页 |
| 4.3 全芯片ESD防护网络 | 第85-90页 |
| 第五章 Testchip的布局与测试 | 第90-100页 |
| 第六章 总结与展望 | 第100-102页 |
| 参考文献 | 第102-106页 |
| 致谢 | 第106-108页 |
| 作者简介 | 第108-109页 |
| 1. 基本情况 | 第108页 |
| 2．教育背景 | 第108-109页 |