| 摘要 | 第1-4页 |
| ABSTRACT | 第4-9页 |
| 1 绪论 | 第9-13页 |
| ·课题研究的背景 | 第9-10页 |
| ·课题研究的意义 | 第10-11页 |
| ·国内外的研究现状及发展趋势 | 第11页 |
| ·课题研究内容及研究目标 | 第11-12页 |
| ·研究内容 | 第11-12页 |
| ·研究目标 | 第12页 |
| ·论文的内容安排 | 第12-13页 |
| 2 MIPS 4KC 体系结构分析与设计 | 第13-34页 |
| ·流水线 | 第13-16页 |
| ·MIPS 4Kc 流水线的分析 | 第13-15页 |
| ·流水线的模块划分与设计 | 第15-16页 |
| ·寄存器文件与 ALU 模块 | 第16-17页 |
| ·乘除单元 MDU | 第17-19页 |
| ·乘法单元 | 第17-19页 |
| ·除法单元 | 第19页 |
| ·协处理器 | 第19-21页 |
| ·存储管理单元 | 第21-24页 |
| ·虚拟存储空间的分段 | 第22页 |
| ·转换旁视缓存 TLB | 第22-24页 |
| ·缓存控制器 | 第24-26页 |
| ·缓存线 | 第25页 |
| ·映射方式 | 第25-26页 |
| ·缓存的工作原理 | 第26页 |
| ·替换策略 | 第26页 |
| ·总线接口单元 | 第26-27页 |
| ·功率控制模块 | 第27页 |
| ·MIPS 4Kc 功率的控制方式 | 第27页 |
| ·功率控制模块的设计 | 第27页 |
| ·异常处理单元 | 第27-34页 |
| ·精确异常与流水线下异常的检测 | 第28页 |
| ·异常分类 | 第28-29页 |
| ·异常处理过程 | 第29-32页 |
| ·异常处理模块的设计 | 第32-34页 |
| 3 MIPS 4KC IP 核的验证 | 第34-48页 |
| ·汇编器 | 第34-37页 |
| ·汇编器的功能需求 | 第34页 |
| ·汇编器的算法设计 | 第34-35页 |
| ·结果示例 | 第35-37页 |
| ·模块级验证 | 第37-39页 |
| ·MUL 模块的验证 | 第37-38页 |
| ·DIV 模块的验证 | 第38-39页 |
| ·非缓存空间极限点的验证 | 第39-42页 |
| ·Reset 后的第条指令 PC 设置 | 第39-40页 |
| ·非缓存情况的取指过程 | 第40页 |
| ·数据相关的两种情况 | 第40-41页 |
| ·数据延迟的情况 | 第41-42页 |
| ·缓存空间极限点的验证 | 第42-47页 |
| ·在从非缓存空间进入缓存空间后的第条指令的取指过程 | 第42-43页 |
| ·缓存空间进入异常服务程序和从异常服务程序返回的取指过程 | 第43-44页 |
| ·数据缓存缺失情况 | 第44-45页 |
| ·写数据同时取指令情况 | 第45页 |
| ·数据相关的两种情况 | 第45-47页 |
| ·数据延迟的情况 | 第47页 |
| ·系统验证 | 第47-48页 |
| 4 基于 MIPS 4KC 核的 SOC 设计 | 第48-74页 |
| ·WISHBONE 总线与 MIPS 4KC 的 WISHBONE 接口 | 第48-54页 |
| ·采用 Wishbone 总线的原因 | 第48页 |
| ·Wishbone 总线的接口信号 | 第48-50页 |
| ·Wishbone 总线的接口时序 | 第50-53页 |
| ·MIPS 4Kc 的 Wishbone 接口设计 | 第53-54页 |
| ·UART 模块 | 第54-55页 |
| ·基于 FPGA 的 SOC 硬件设计与综合 | 第55-60页 |
| ·FPGA 的资源概述 | 第55-56页 |
| ·FPGA 与 ASIC 优化方式的不同 | 第56页 |
| ·FPGA 资源的使用 | 第56-58页 |
| ·综合过程与结果 | 第58-60页 |
| ·SOC 的应用软件设计 | 第60-69页 |
| ·底层函数的设计 | 第60-67页 |
| ·顶层函数的设计 | 第67-69页 |
| ·仿真与实测运行结果 | 第69-74页 |
| ·仿真结果与分析 | 第69-72页 |
| ·实测运行结果 | 第72-74页 |
| 5 总结与展望 | 第74-76页 |
| 6 致谢 | 第76-77页 |
| 7 参考文献 | 第77-79页 |
| 8 附录 A. 异常处理程序代码 | 第79-84页 |
| 9 附录 B. 乘除单元的 DC 综合结果 | 第84-86页 |
| 10 附录 C. 研究生期间参与的项目 | 第86页 |
