关于65nm数字集成电路后端设计中串扰避免及修复方式的研究及比较
| 目录 | 第1-4页 |
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 引言 | 第6-11页 |
| ·超深亚微米集成电路面临的主要挑战 | 第7页 |
| ·串绕噪声 | 第7-10页 |
| ·定义及分类 | 第7-8页 |
| ·对电路性能的影响 | 第8-10页 |
| ·论文各部分的主要内容及组织 | 第10-11页 |
| 第2章 现有避免及修复串扰的研究成果及解决方案 | 第11-21页 |
| ·串扰噪声的模型建立与影响因素 | 第11-15页 |
| ·Sakurai串扰模型 | 第11-13页 |
| ·Vittal集总模型 | 第13-14页 |
| ·Vittal Becer的4∏模型 | 第14-15页 |
| ·串扰的避免及修复手段 | 第15-17页 |
| ·目前后端处理串绕的流程及思想 | 第17-21页 |
| 第3章 布局阶段的串扰避免效果分析 | 第21-29页 |
| ·布局阶段的串扰避免技术 | 第21-22页 |
| ·具体技术描述 | 第22-24页 |
| ·实验结果 | 第24-26页 |
| ·讨论和总结 | 第26-29页 |
| 第4章 时钟树综合阶段的串扰避免效果分析 | 第29-38页 |
| ·双倍线宽双倍间距 | 第29-34页 |
| ·具体技术描述 | 第29-30页 |
| ·实验结果 | 第30-31页 |
| ·讨论和总结 | 第31-34页 |
| ·屏蔽 | 第34-38页 |
| ·具体技术描述 | 第35页 |
| ·实验结果 | 第35-36页 |
| ·讨论和总结 | 第36-38页 |
| 第5章 布线阶段的串绕避免修复效果分析 | 第38-49页 |
| ·具体技术描述 | 第39-40页 |
| ·实验结果 | 第40-48页 |
| ·使用默认方式的修复结果 | 第40-46页 |
| ·使用非默认方式的修复结果 | 第46-48页 |
| ·结论 | 第48-49页 |
| 第6章 完整串扰解决流程 | 第49-53页 |
| ·具体技术描述 | 第49-50页 |
| ·实验结果 | 第50-52页 |
| ·结论 | 第52-53页 |
| 第7章 结束语 | 第53-54页 |
| ·论文工作总结 | 第53页 |
| ·今后进一步的工作 | 第53-54页 |
| 参考文献 | 第54-56页 |
| 致谢 | 第56-57页 |
| 附录1 | 第57-61页 |
| 附录2 | 第61-70页 |
