多通道高速数据转发系统的设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第12-16页 |
| 1.1 本文的背景与意义 | 第12-13页 |
| 1.2 国内外研究历史与现状 | 第13-14页 |
| 1.3 本文的主要工作 | 第14页 |
| 1.4 本论文的结构安排 | 第14-16页 |
| 第二章 系统总体方案设计与器件选型 | 第16-23页 |
| 2.1 系统硬件方案设计 | 第16-19页 |
| 2.1.1 系统硬件功能要求 | 第16页 |
| 2.1.2 系统硬件方案分析 | 第16-18页 |
| 2.1.3 转发系统硬件总体设计 | 第18-19页 |
| 2.2 系统芯片选型 | 第19-21页 |
| 2.2.1 FPGA选型 | 第19-20页 |
| 2.2.2 DDR3 SDRAM芯片选型 | 第20页 |
| 2.2.3 其他相关芯片选型 | 第20-21页 |
| 2.3 系统逻辑方案设计 | 第21-22页 |
| 2.4 本章总结 | 第22-23页 |
| 第三章 DDR3简介与DDR3控制器 | 第23-34页 |
| 3.1 DDR3简介 | 第23-26页 |
| 3.1.1 DDR3 SDRAM主要接口信号 | 第23-24页 |
| 3.1.2 DDR3 SDRAM的基本操作 | 第24-26页 |
| 3.2 DDR3控制器 | 第26-33页 |
| 3.2.1 DDR3控制器的生成 | 第26-28页 |
| 3.2.2 DDR3控制器的基本结构 | 第28-29页 |
| 3.2.3 DDR3控制器用户接口信号分析 | 第29-33页 |
| 3.3 本章总结 | 第33-34页 |
| 第四章 多通道高速转发系统逻辑实现 | 第34-60页 |
| 4.1 多通道高速转发系统FPGA设计 | 第34-45页 |
| 4.1.1 转发系统功能要求 | 第34-35页 |
| 4.1.2 DDR3控制器用户接口设计 | 第35-38页 |
| 4.1.3 DDR3上下行FIFO设计和数据重组 | 第38-39页 |
| 4.1.4 缓存系统与AD、PCIE衔接设计 | 第39-41页 |
| 4.1.5 转发系统状态转移 | 第41-45页 |
| 4.2 多通道高速转发系统功能仿真 | 第45-49页 |
| 4.2.1 DDR3控制器用户接口仿真 | 第45-47页 |
| 4.2.2 转发系统联合PCIE模块仿真 | 第47-49页 |
| 4.3 容量提升设计 | 第49-54页 |
| 4.3.1 提升缓存容量的逻辑设计 | 第50-52页 |
| 4.3.2 缓存数据量分析 | 第52-54页 |
| 4.4 异步时钟域处理 | 第54-59页 |
| 4.4.1 亚稳态 | 第54-55页 |
| 4.4.2 亚稳态优化方法 | 第55-57页 |
| 4.4.3 转发系统跨时钟域处理 | 第57-59页 |
| 4.5 本章小结 | 第59-60页 |
| 第五章 转发系统测试及高速采样联合调试 | 第60-70页 |
| 5.1 系统资源 | 第60-61页 |
| 5.2 系统调试 | 第61-68页 |
| 5.2.1 DDR3控制器用户接口调试及效率分析 | 第61-64页 |
| 5.2.2 转发系统调试 | 第64页 |
| 5.2.3 转发系统与多通道高速AD采样联调 | 第64-65页 |
| 5.2.4 转发系统与PCIE接口联调 | 第65页 |
| 5.2.5 高速多通道采样系统联调 | 第65-66页 |
| 5.2.6 缓存数据量测试 | 第66-68页 |
| 5.3 调试中出现的问题及处理方法 | 第68-69页 |
| 5.4 本章总结 | 第69-70页 |
| 第六章 总结与展望 | 第70-71页 |
| 6.1 全文总结 | 第70页 |
| 6.2 工作展望 | 第70-71页 |
| 致谢 | 第71-72页 |
| 参考文献 | 第72-74页 |
