语音触发SOC芯片的软硬件协同设计及低延时方案
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-15页 |
| 1.1 研究背景和意义 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-13页 |
| 1.3 本文的研究方向及主要工作 | 第13-15页 |
| 第二章 语音识别及激活算法 | 第15-28页 |
| 2.1 语音识别系统介绍 | 第15-16页 |
| 2.2 HMM基本原理 | 第16-19页 |
| 2.3 HMM的三个经典问题 | 第19-24页 |
| 2.3.1 评估问题 | 第19-21页 |
| 2.3.2 译码问题 | 第21-23页 |
| 2.3.3 训练问题 | 第23-24页 |
| 2.4 MFCC特征 | 第24-25页 |
| 2.5 语音激活检测 | 第25-27页 |
| 2.6 本章小结 | 第27-28页 |
| 第三章 低延时优化设计 | 第28-39页 |
| 3.1 耗时分析与优化分析 | 第28-31页 |
| 3.1.1 ASR、VAD优化分析 | 第29-30页 |
| 3.1.2 MFCC特征提取优化分析 | 第30-31页 |
| 3.2 硬件层面优化 | 第31-33页 |
| 3.2.1 基于SRAM的程序空间 | 第31页 |
| 3.2.2 硬件运算单元 | 第31-33页 |
| 3.3 软件层面优化 | 第33-37页 |
| 3.3.1 查找表优化设计 | 第33-35页 |
| 3.3.2 多项式拟合 | 第35-37页 |
| 3.3.3 合并相同HMM状态的符号观测概率计算 | 第37页 |
| 3.4 优化效果 | 第37-38页 |
| 3.5 本章小结 | 第38-39页 |
| 第四章 语音触发芯片硬件简介及寄存器设计 | 第39-48页 |
| 4.1 语音触发芯片介绍 | 第39-43页 |
| 4.2 寄存器设计 | 第43-46页 |
| 4.2.1 ADC寄存器设计 | 第43-44页 |
| 4.2.2 硬件加速器寄存器设计 | 第44-45页 |
| 4.2.3 GPIO寄存器设计 | 第45-46页 |
| 4.3 本章小结 | 第46-48页 |
| 第五章 语音触发系统构建 | 第48-58页 |
| 5.1 语音识别模型构建与存储设计 | 第48-51页 |
| 5.1.1 模型训练 | 第48-50页 |
| 5.1.2 存储设计 | 第50-51页 |
| 5.2 程序设计 | 第51-56页 |
| 5.2.1 初始化过程 | 第52-54页 |
| 5.2.2 中断进程与主进程通信管道设计 | 第54页 |
| 5.2.3 中断进程设计 | 第54-55页 |
| 5.2.4 主进程设计 | 第55-56页 |
| 5.3 本章小结 | 第56-58页 |
| 第六章 验证与测试 | 第58-63页 |
| 6.1 测试方案设计 | 第58-59页 |
| 6.2 性能测试 | 第59-62页 |
| 6.2.1 测试DEMO | 第59-60页 |
| 6.2.2 时延测试 | 第60页 |
| 6.2.3 近场识别测试 | 第60-61页 |
| 6.2.4 远场识别测试 | 第61-62页 |
| 6.3 电气测试 | 第62页 |
| 6.4 本章小结 | 第62-63页 |
| 结论 | 第63-65页 |
| 参考文献 | 第65-68页 |
| 攻读学位期间获得的学术成果 | 第68-69页 |
| 致谢 | 第69-70页 |
| 附件 | 第70页 |
