基于国密算法的金融IC芯片硬件加速电路设计

摘要	第4-6页
Abstract	第6-7页
1 绪论	第10-14页
1.1 课题研究背景及意义	第10-11页
1.2 研究现状	第11-12页
1.3 本文主要工作	第12页
1.4 论文的组织结构	第12-14页
2 PBOC3.0 及其安全算法复杂度分析	第14-21页
2.1 脱机数据认证	第14-18页
2.2 安全报文协议	第18-20页
2.3 本章小结	第20-21页
3 金融IC芯片硬件系统架构及关键子模块设计	第21-47页
3.1 金融IC芯片SOC系统架构	第21-22页
3.2 SM2硬件加速引擎设计	第22-38页
3.3 SM4硬件加速引擎设计	第38-45页
3.4 本章小结	第45-47页
4 功能验证及FPGA实现性能评测	第47-59页
4.1 验证平台搭建	第47-51页
4.2 SM2算法安全功能验证	第51-54页
4.3 SM4算法安全功能验证	第54-56页
4.4 FPGA验证及性能评测	第56-58页
4.5 本章小结	第58-59页
5 ASIC实现及性能评测	第59-69页
5.1 ASIC实现	第59-65页
5.2 电路的性能评测与分析	第65-66页
5.3 样片结果与测试	第66-68页
5.4 本章小结	第68-69页
6 总结与展望	第69-71页
参考文献	第71-75页
附录1 攻读硕士学位期间的研究成果	第75页