基于NoC的容错和低功耗编解码设计
| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第16-21页 |
| 1.1 研究背景 | 第16-17页 |
| 1.2 研究意义 | 第17-18页 |
| 1.2.1 容错的研究意义 | 第17-18页 |
| 1.2.2 低功耗设计的研究意义 | 第18页 |
| 1.3 相关工作 | 第18-20页 |
| 1.3.1 容错相关工作 | 第18-19页 |
| 1.3.2 低功耗设计相关工作 | 第19-20页 |
| 1.4 论文研究内容和结构 | 第20-21页 |
| 第二章 NoC容错技术和功耗基础 | 第21-28页 |
| 2.1 容错相关技术介绍 | 第21-24页 |
| 2.2 NoC功耗组成 | 第24-25页 |
| 2.3 深亚微米电容和功耗模型 | 第25-28页 |
| 第三章 3D NoC容错设计 | 第28-45页 |
| 3.1 引言 | 第28-29页 |
| 3.2 现有串行链路容错 | 第29-30页 |
| 3.3 自适应位宽重组机制 | 第30-31页 |
| 3.4 容错电路硬件设计 | 第31-40页 |
| 3.4.1 故障生成与交叉开关配置模块 | 第32-35页 |
| 3.4.2 自适应位宽重组模块 | 第35-39页 |
| 3.4.3 自适应位宽逆重组模块 | 第39-40页 |
| 3.5 实验 | 第40-44页 |
| 3.6 本章小结 | 第44-45页 |
| 第四章 NoC低功耗编解码设计 | 第45-72页 |
| 4.1 引言 | 第45页 |
| 4.2 NoC平台 | 第45-46页 |
| 4.3 降低自翻转编解码器设计 | 第46-59页 |
| 4.3.1 互连线翻转编码算法介绍 | 第46-48页 |
| 4.3.2 格雷码算法介绍 | 第48-49页 |
| 4.3.3 分组编码和格雷码联合编码硬件结构设计 | 第49-57页 |
| 4.3.4 解码器硬件设计 | 第57-59页 |
| 4.4 降低耦合翻转编解码器设计 | 第59-66页 |
| 4.4.1 E/O BI算法介绍 | 第59-62页 |
| 4.4.2 降低耦合翻转编码器硬件设计 | 第62-66页 |
| 4.5 实验 | 第66-70页 |
| 4.6 本章小结 | 第70-72页 |
| 第五章 总结与展望 | 第72-74页 |
| 5.1 总结 | 第72-73页 |
| 5.2 展望 | 第73-74页 |
| 参考文献 | 第74-79页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第79页 |
