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基于高性能FPGA的高速数据采集卡设计

摘要第5-6页
ABSTRACT第6-7页
第1章 绪论第11-14页
    1.1 论文研究背景及意义第11-12页
    1.2 数据采集的原理与发展现状第12-13页
        1.2.1 数据采集的原理第12页
        1.2.2 数据采集的发展现状第12-13页
    1.3 论文主要工作第13-14页
第2章 高速数据采集系统的总体方案设计第14-19页
    2.1 系统的性能指标第14页
    2.2 处理器的选型第14-15页
    2.3 处理器总线互联与接口分析第15-17页
        2.3.1 Cyclone V SoC FPGA简介第15-16页
        2.3.2 HSMC接口简介第16-17页
        2.3.3 uPP接口简介第17页
        2.3.4 MSP430简介第17页
    2.4 系统总体方案设计第17-18页
    2.5 本章小结第18-19页
第3章 高速数据采集系统的硬件平台实现第19-42页
    3.1 FPGA子板的设计第19-29页
        3.1.1 电源供电电路设计第19-23页
        3.1.2 时钟网络电路设计第23-24页
        3.1.3 VGA接口电路设计第24-25页
        3.1.4 LVDS接口与uPP接口设计第25页
        3.1.5 DDR3 SDRAM、EPCQ和QSPI电路设计第25-27页
        3.1.6 板载USB Blaster Ⅱ设计第27页
        3.1.7 MSP430电路设计第27页
        3.1.8 UART、SD卡、网口和USB口电路设计第27-29页
    3.3 ADC子板介绍第29-36页
        3.3.1 ADC芯片介绍第29-31页
        3.3.2 供电电路介绍第31-32页
        3.3.3 时钟电路介绍第32-33页
        3.3.4 LVDS信号简介第33-36页
    3.4 DAC子板介绍第36-41页
        3.4.1 DAC芯片介绍第36-39页
        3.4.2 供电电路介绍第39-40页
        3.4.3 时钟电路介绍第40-41页
    3.5 本章小结第41-42页
第4章 高速数据采集系统的软件系统实现第42-63页
    4.1 软件系统总体流程第42页
    4.2 FPGA的驱动逻辑设计第42-56页
        4.2.1 模数转换模块逻辑设计第42-46页
        4.2.2 数模转换模块逻辑设计第46-50页
        4.2.3 VGA模块逻辑设计第50-53页
        4.2.4 uPP通信模块逻辑设计第53-54页
        4.2.5 高速信号的时序约束第54-56页
    4.3 Nios Ⅱ系统的构建与开发第56-61页
        4.3.1 SOPC技术介绍第56-57页
        4.3.2 自定义外设组件设计第57-58页
        4.3.3 Nios Ⅱ最小系统的构建第58-59页
        4.3.4 数据存储模块设计第59-60页
        4.3.5 Nios Ⅱ系统软件开发第60-61页
    4.4 基于Qsys的HPS硬件系统开发第61-62页
        4.4.1 SoC FPGA的HPS开发流程第61-62页
        4.4.2 FPGA与HPS数据通信第62页
    4.5 本章小结第62-63页
第5章 系统调试与验证第63-75页
    5.1 电路的调试与测试第63-71页
        5.1.1 电源电路调试第63-64页
        5.1.2 时钟电路调试第64-65页
        5.1.3 模数转换模块调试第65-67页
        5.1.4 数模转换模块调试第67-68页
        5.1.5 uPP接口测试第68-69页
        5.1.6 存储模块测试第69-70页
        5.1.7 VGA模块测试第70-71页
        5.1.8 FPGA与HPS通信测试第71页
    5.2 系统平台联调第71-73页
    5.3 系统可靠性验证第73-74页
    5.4 芯片资源消耗与功耗分析第74页
    5.5 本章小结第74-75页
结论第75-76页
参考文献第76-79页
攻读硕士学位期间发表的论文和取得的科研成果第79-80页
致谢第80-81页
附录第81页

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