| 中文摘要 | 第1-4页 |
| 英文摘要 | 第4-6页 |
| 第1章 绪论 | 第6-12页 |
| 1．1 互连线在超大规模集成电路中的重要作用 | 第6-8页 |
| 1．2 互连尺寸效应及影响 | 第8-10页 |
| 1．2．1 CMOS尺寸效应概述 | 第8-9页 |
| 1．2．2 互连尺寸效应 | 第9-10页 |
| 1．3 研究互连线延迟时间的必要性 | 第10-12页 |
| 第2章 互连延迟的基本理论 | 第12-24页 |
| 2．1 互连线延时的基本计算方法 | 第12-15页 |
| 2．1．1 互连延时的定义 | 第12-13页 |
| 2．1．2 互连延时的基本计算方法简述 | 第13-15页 |
| 2．2 单传输线互连线延时的基本模型及计算方法 | 第15-24页 |
| 2．2．1 延迟的基本模型 | 第15-16页 |
| 2．2．2 延时模型的计算方法 | 第16-22页 |
| 2．2．3 研究中可能遇到的困难及解决措施 | 第22-24页 |
| 第3章 改善RC延迟的方法 | 第24-35页 |
| 3．1 改善延迟方法概述 | 第24页 |
| 3．2 延时改善方法具体描述 | 第24-32页 |
| 3．2．1 ULSI中采用铜互连线的必要性 | 第24-28页 |
| 3．2．2 低k介质对延时的改善 | 第28-30页 |
| 3．2．3 插入式中继工艺和可变间隙设计 | 第30-32页 |
| 3．3 小结 | 第32-35页 |
| 第4章 VLSI中延时和串扰模型的建立和计算 | 第35-42页 |
| 4．1 互连电容模型 | 第35-38页 |
| 4．1．1 单地平面的并联线 | 第36-37页 |
| 4．1．2 两平面间的并联线 | 第37页 |
| 4．1．3 计算结果与模拟结果比较 | 第37-38页 |
| 4．2 延迟和串扰模型 | 第38-42页 |
| 4．2．1 分布RC延时模型 | 第38-39页 |
| 4．2．2 计算方法 | 第39-42页 |
| 第5章 传输线模型及模拟 | 第42-68页 |
| 5．1 传输线模型 | 第42-51页 |
| 5．1．1 分布式传输线传输方程 | 第42-44页 |
| 5．1．2 CMOS门驱动RLC传输线负载的传输延迟 | 第44-51页 |
| 5．2 芯片之间传输线RLC模型 | 第51-59页 |
| 5．2．1 采用RLC传输线模型的重要性 | 第51-59页 |
| 5．3 HSPICE模拟 | 第59-68页 |
| 5．3．1 HSPICE中的模型 | 第59-60页 |
| 5．3．2 模拟范例和结果 | 第60-68页 |
| 第6章 铜互连线的TDDB试验 | 第68-82页 |
| 6．1 TDDB测试的基本理论与方法 | 第68-73页 |
| 6．1．1 TDDB理论简介 | 第68-69页 |
| 6．1．2 TDDB击穿机理 | 第69-73页 |
| 6．2 铜互连线样品的测试 | 第73-82页 |
| 6．2．1 样品的设计 | 第73-75页 |
| 6．2．2 测试系统和测试过程 | 第75-78页 |
| 6．2．3 试验结果与分析 | 第78-82页 |
| 第7章 结论 | 第82-84页 |
| 参考文献 | 第84-88页 |
| 致谢 | 第88页 |