| 摘要 | 第1-4页 |
| Abstract | 第4-8页 |
| 第一章 绪论 | 第8-10页 |
| ·本文研究背景 | 第8页 |
| ·论文的主要研究工作及结构 | 第8-9页 |
| ·本文的主要工作 | 第8-9页 |
| ·本文框架 | 第9页 |
| ·本章小结 | 第9-10页 |
| 第二章 纳米级低功耗CMOS集成电路设计 | 第10-28页 |
| ·集成电路的发展已达到纳米级水平 | 第10-12页 |
| ·硅基MOS集成电路仍将是微电子技术的主流 | 第10页 |
| ·等比例缩小定律仍然有广阔的发展前景 | 第10-12页 |
| ·纳米CMOS集成电路面临的挑战 | 第12-16页 |
| ·器件尺寸缩小对工艺的挑战 | 第12-13页 |
| ·纳米级IC低功耗设计考虑 | 第13-14页 |
| ·纳米级IC的制造成本和承受能力 | 第14页 |
| ·纳米CMOS电路新的物理效应 | 第14-16页 |
| ·纳米集成电路中的互连线 | 第16-17页 |
| ·纳米级CMOS集成电路漏电流组成及其降低技术 | 第17-19页 |
| ·漏电流组成 | 第17页 |
| ·漏电流降低技术 | 第17-19页 |
| ·纳米CMOS集成电路设计方法学 | 第19-22页 |
| ·传统设计方法的不足 | 第19页 |
| ·纳米集成电路设计方法学—持续收敛方法学 | 第19-21页 |
| ·纳米级集成电路的物理实现的考虑 | 第21-22页 |
| ·集成电路低功耗设计方法 | 第22-27页 |
| ·CMOS集成电路功耗分析 | 第23页 |
| ·低电压、低功耗设计的限制因素 | 第23-24页 |
| ·层次化的低功耗设计 | 第24-27页 |
| ·本章小结 | 第27-28页 |
| 第三章 加法器概论 | 第28-40页 |
| ·加法器基本原理 | 第28-30页 |
| ·N位加法器 | 第30-37页 |
| ·串行进位加法器 | 第30-32页 |
| ·进位选择加法器（Carry—Select Adder） | 第32页 |
| ·超前进位加法器（Carry—Look ahead Adder） | 第32-34页 |
| ·扩展为宽位加法器 | 第34页 |
| ·曼彻斯特加法器（Manchester Adder） | 第34-36页 |
| ·进位旁路加法器（Carry—Skip Adder） | 第36-37页 |
| ·进位保留加法器（Carry—Save Adder） | 第37页 |
| ·加法器性能指标 | 第37-39页 |
| ·速度指标—延迟（Delay） | 第37页 |
| ·功耗 | 第37-39页 |
| ·功率延迟积(PDP) | 第39页 |
| ·本章小结 | 第39-40页 |
| 第四章 高速低功耗1 位全加器设计研究 | 第40-60页 |
| ·进位位输出全摆幅全加器 | 第40-47页 |
| ·互补CMOS全加器 | 第40-41页 |
| ·Pseudo-n MOS结构全加器 | 第41-42页 |
| ·Dynamic CMOS全加器 | 第42页 |
| ·Bridge 24T全加器 | 第42-45页 |
| ·TGA全加器 | 第45-46页 |
| ·TFA全加器 | 第46-47页 |
| ·进位位输出非全摆幅全加器 | 第47-57页 |
| ·14T全加器 | 第47-49页 |
| ·16T全加器 | 第49-50页 |
| ·CLRCL全加器 | 第50页 |
| ·SERA全加器 | 第50-51页 |
| ·9A、98和13A全加器 | 第51-54页 |
| ·8T、10T和14T全加器 | 第54-55页 |
| ·GDI技术实现的全加器 | 第55-57页 |
| ·全加器性能比较分析 | 第57-58页 |
| ·本章小结 | 第58-60页 |
| 第五章 纳米级高速低功耗11T CMOS全加器设计 | 第60-70页 |
| ·3T_XOR和3T_XNOR | 第60-61页 |
| ·本文提出的 11 管CMOS全加器 | 第61-62页 |
| ·仿真验证 | 第62-65页 |
| ·结果分析 | 第65-68页 |
| ·小结 | 第68-70页 |
| 第六章 总结 | 第70-72页 |
| 致谢 | 第72-74页 |
| 参考文献 | 第74-77页 |
| 研究成果 | 第77-78页 |
