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最大时间差流水线技术实用化设计的研究

目录第1-4页
图表目录第4-6页
致谢第6-7页
摘要第7-11页
ABSTRACT第11-13页
第一章 引言第13-28页
   ·最大时间差流水线的基本思想第14-17页
   ·设计最大时间差流水线系统的关键技术第17-19页
   ·最大时间差流水线技术的优缺点第19-20页
   ·研究领域及取得的成果第20-23页
   ·本文的工作及创新第23-26页
   ·本文的组织第26-28页
第二章 最大时间差流水线系统的时序约束条件第28-47页
   ·电路模型和时序模型第28-34页
     ·系统的电路模型第31-32页
     ·系统的时序模型第32-34页
   ·最大时间差流水线系统的时序约束条件第34-37页
     ·I/O端口的时序约束第34-35页
     ·内部节点的时序约束第35-37页
   ·同步单元结构对时序约束条件的影响第37-41页
     ·边沿触发的触发器第38-39页
     ·电平触发的闩锁器(latch)第39-41页
   ·时钟对系统时序的影响第41-44页
   ·对最大时间差流水线系统流水级级数的控制第44-46页
     ·流水级级数的选择第44-45页
     ·系统的极限速度第45-46页
   ·本章小结第46-47页
第三章 基于设计复用技术的最大时间差流水线系统设计第47-62页
   ·设计复用的概念第47-49页
   ·采用设计复用技术的最大时间差流水线系统的时序约束条件第49-53页
     ·调用普通工作方式的宏单元第51-52页
     ·调用最大时间差流水线工作方式的宏单元第52-53页
   ·宏单元延迟对系统时序的影响第53-57页
     ·采用最大时间差流水线工作方式的宏单元对系统时序的影响第53-56页
     ·采用普通工作方式的宏单元对系统时序的影响第56-57页
   ·设计复用方法与非层次式设计方法的比较第57-61页
     ·系统性能的比较第57-59页
     ·面积开销的比较第59-60页
     ·设计复杂度估算第60-61页
   ·本章小结第61-62页
第四章 最大时间差流水线系统的延迟均衡技术第62-82页
   ·造成CMOS电路延迟差的原因第62-63页
   ·缩小CMOS电路延迟差的方法第63-64页
   ·CMOS电路单元的延迟对称性设计第64-69页
     ·延迟对称性第64-65页
     ·门单元的延迟对称性设计第65-69页
   ·解决输入数据相关性的非互补结构第69-74页
   ·逻辑重构第74-75页
   ·数据传输路径的均衡技术第75-79页
     ·利用前后级相关性以减小延迟差第76-78页
     ·多输入端单元构成的数据路径的延迟差调整第78-79页
   ·负载平衡第79-81页
   ·本章小结第81-82页
第五章 WP-SP&R:最大时间差流水线系统的延迟均衡工具第82-103页
   ·概述第82-84页
     ·已有的CAD工具第83-84页
     ·WP-SP&R第84页
   ·WP-SP&R的假设条件第84-85页
   ·IORG(Input Output Reversed Graph)第85-86页
   ·WP-SP&R的延迟模型第86-92页
     ·WP-SP&R的电路延迟模型第87-89页
     ·WP-SP&R的连线延迟模型第89-92页
   ·WP-SP&R算法第92-97页
   ·WP-SP&R的实现第97-101页
   ·WP-SP&R的特点第101-102页
   ·本章小结第102-103页
第六章 最大时间差流水线系统设计实例第103-126页
   ·验证电路的选择第103-104页
   ·C5315电路功能及结构描述第104-109页
   ·C5315的设计背景和采用的设计方法第109-111页
   ·设计C5315的基本单元库第111-117页
   ·建立C5315的宏单元库第117-119页
   ·C5315的连线方案第119-124页
   ·C5315的设计结果第124-125页
   ·本章小结第125-126页
第七章 结论和未来的工作第126-130页
   ·本文工作的总结第126-128页
   ·未来的工作第128-130页
附录A第130-133页
附录B第133-134页
参考文献第134-142页
作者简历第142-143页

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