| 摘要 | 第1-5页 |
| ABSTRACT | 第5-10页 |
| 第一章 引言 | 第10-17页 |
| ·课题背景及课题意义 | 第10-11页 |
| ·国内外后端设计研究现状和发展趋势 | 第11-13页 |
| ·课题研究内容 | 第13-15页 |
| ·IC 的设计流程 | 第13-15页 |
| ·以太网控制器芯片的设计流程 | 第15页 |
| ·论文的章节安排 | 第15-17页 |
| 第二章 以太网控制器芯片的简介 | 第17-23页 |
| ·以太网及以太网卡简介 | 第17-18页 |
| ·以太网的介质访问控制协议 | 第18-19页 |
| ·以太网控制器芯片特性 | 第19-20页 |
| ·以太网控制器芯片的体系结构 | 第20-22页 |
| ·本章小结 | 第22-23页 |
| 第三章 嵌入以太网控制器芯片的 SRAM IP 和设计IP 外围电路 | 第23-33页 |
| ·IP 重用的设计方法 | 第23-26页 |
| ·IP 重用技术 | 第23-24页 |
| ·IP 的种类 | 第24页 |
| ·选择以太网控制器芯片的 IP | 第24-26页 |
| ·嵌入以太网控制器芯片的SRAM IP 和设计 IP 的外围电路 | 第26-32页 |
| ·SRAM IP 的时序图 | 第28-29页 |
| ·SRAM IP 的外围接口设计 | 第29-32页 |
| ·本章小结 | 第32-33页 |
| 第四章 以太网控制器芯片的 ESD 设计 | 第33-41页 |
| ·静电的产生和危害 | 第33-34页 |
| ·静电放电模型 | 第34-35页 |
| ·人体模型 | 第34页 |
| ·机器放电模型 | 第34页 |
| ·器件充电模型 | 第34-35页 |
| ·电场感应模型 | 第35页 |
| ·静电放电的防护 | 第35-36页 |
| ·以太网控制器芯片的ESD 设计 | 第36-40页 |
| ·本章小结 | 第40-41页 |
| 第五章 以太网控制器芯片数字部分的逻辑综合 | 第41-56页 |
| ·逻辑综合概述 | 第41-42页 |
| ·DESIGN COMPILER简介 | 第42页 |
| ·综合策略 | 第42-45页 |
| ·普通综合策略 | 第42-44页 |
| ·混合综合策略 | 第44-45页 |
| ·用DESIGN COMPILER 对以太网控制器 RTL 代码的综合 | 第45-46页 |
| ·各个模块的综合结果及报告分析 | 第46-54页 |
| ·MAC 模块的综合结果 | 第46-48页 |
| ·ISA 模块的综合结果 | 第48-49页 |
| ·PNP 模块的综合结果 | 第49-50页 |
| ·SPI 模块的综合结果 | 第50-52页 |
| ·顶层模块NIC 的综合结果 | 第52-54页 |
| ·工作条件对综合结果的影响 | 第54-55页 |
| ·本章小结 | 第55-56页 |
| 第六章 以太网控制器芯片数字部分的布局布线设计 | 第56-66页 |
| ·以太网控制器芯片数字部分的布局布线 | 第56-57页 |
| ·自动布局布线概述 | 第56页 |
| ·以太网控制器芯片数字部分的数据准备 | 第56-57页 |
| ·布局规划 | 第57-59页 |
| ·布局规划概述 | 第57-58页 |
| ·一些实用的布局规划的规则 | 第58页 |
| ·以太网控制器芯片数字部分的布局规划 | 第58-59页 |
| ·以太网控制器芯片数字部分的布局 | 第59-61页 |
| ·以太网控制器芯片数字部分的时钟树综合 | 第61-64页 |
| ·以太网控制器芯片数字部分的布线 | 第64-65页 |
| ·本章小结 | 第65-66页 |
| 第七章 以太网控制器芯片模拟版图的设计和全芯片的版图验证 | 第66-79页 |
| ·以太网控制器芯片模拟版图的设计 | 第66-72页 |
| ·以太网控制器芯片的全芯片版图验证 | 第72-77页 |
| ·DRC 验证 | 第72-73页 |
| ·LVS 检查 | 第73-74页 |
| ·物理验证工具简介 | 第74-75页 |
| ·以太网控制器芯片的版图验证遇到的问题 | 第75页 |
| ·以太网控制器芯片的版图验证的解决办法 | 第75-77页 |
| ·最终版图 | 第77-78页 |
| ·本章小结 | 第78-79页 |
| 第八章 结论 | 第79-81页 |
| 致谢 | 第81-82页 |
| 参考文献 | 第82-84页 |
| 附录 | 第84-89页 |
| 攻读硕士学位期间取得的研究成果 | 第89-90页 |
