SOC系统时钟电路PLL IP核的研究与设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第1章 绪论 | 第13-17页 |
| 1.1 PLL发展历程简述 | 第13-14页 |
| 1.2 选题背景与意义 | 第14-15页 |
| 1.3 本文的主要研究内容 | 第15-16页 |
| 1.4 本论文的主要章节安排 | 第16-17页 |
| 第2章 SOC与PLL系统原理研究 | 第17-25页 |
| 2.1 SOC研究与趋势展望 | 第17-20页 |
| 2.1.1 SOC基本概念 | 第17页 |
| 2.1.2 SOC设计思想与方法 | 第17-18页 |
| 2.1.3 SOC的设计流程和未来趋势 | 第18-20页 |
| 2.2 PLL系统研究与分析 | 第20-24页 |
| 2.2.1 PLL系统类型 | 第20-21页 |
| 2.2.2 典型的锁相环系统 | 第21-22页 |
| 2.2.3 锁相环系统典型指标参数 | 第22-24页 |
| 2.3 小结 | 第24-25页 |
| 第3章 PLL系统模型及关键电路研究分析 | 第25-35页 |
| 3.1 PLL系统模型分析 | 第25-27页 |
| 3.2 系统关键模块研究 | 第27-34页 |
| 3.2.1 压控振荡器 | 第27-29页 |
| 3.2.2 电荷泵电路 | 第29-30页 |
| 3.2.3 鉴频鉴相器 | 第30-32页 |
| 3.2.4 环路滤波器 | 第32-34页 |
| 3.2.5 环路分频器 | 第34页 |
| 3.3 小结 | 第34-35页 |
| 第4章 PLL系统关键电路设计与仿真 | 第35-54页 |
| 4.1 压控振荡器电路设计与仿真 | 第35-41页 |
| 4.1.1 电路原理与设计 | 第35-36页 |
| 4.1.2 基本单元设计分析 | 第36-37页 |
| 4.1.3 增益灵敏度线性度的改善 | 第37-38页 |
| 4.1.4 压控振荡器的相位噪声 | 第38-39页 |
| 4.1.5 验证与对比 | 第39-41页 |
| 4.2 电荷泵电路设计与仿真 | 第41-44页 |
| 4.3 环路滤波器的设计 | 第44-47页 |
| 4.4 鉴频鉴相器的设计与仿真 | 第47-50页 |
| 4.5 环路分频器验证 | 第50-53页 |
| 4.6 小结 | 第53-54页 |
| 第5章 锁相环时钟IP核仿真及版图设计 | 第54-64页 |
| 5.1 线性系统稳定性验证 | 第54-56页 |
| 5.2 系统性能指标验证 | 第56-59页 |
| 5.3 锁相环时钟IP核版图设计 | 第59-63页 |
| 5.3.1 锁相环时钟IP核PFD版图设计 | 第59-60页 |
| 5.3.2 锁相环时钟IP核CP版图设计 | 第60页 |
| 5.3.3 锁相环时钟IP核VCO版图设计 | 第60-61页 |
| 5.3.4 锁相环时钟IP核整体版图设计 | 第61页 |
| 5.3.5 锁相环时钟IP核后仿真与测试 | 第61-63页 |
| 5.4 小结 | 第63-64页 |
| 总结 | 第64-66页 |
| 参考文献 | 第66-69页 |
| 附录A 攻读学位期间发表的学术论文目录 | 第69-70页 |
| 附录B 分频比配置表 | 第70-72页 |
| 致谢 | 第72-73页 |
