基于数据路径延迟多样性的集成电路IP保护方法研究
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第一章 绪论 | 第8-18页 |
| 1.1 课题研究背景 | 第8-9页 |
| 1.2 IP保护方法介绍 | 第9-14页 |
| 1.2.1 硬件水印技术 | 第9-12页 |
| 1.2.2 硬件锁保护技术 | 第12-13页 |
| 1.2.3 本章提出的IP保护方法 | 第13-14页 |
| 1.3 FPGA及相关软件的介绍 | 第14-16页 |
| 1.3.1 FPGA工作原理及基本架构 | 第14-15页 |
| 1.3.2 FPGA相关软件及设计流程 | 第15-16页 |
| 1.4 论文主要工作及结构安排 | 第16-18页 |
| 第二章 数据路径延迟多样性探索和设计优化方法 | 第18-28页 |
| 2.1 概述 | 第18-19页 |
| 2.2 设计空间的建模 | 第19-21页 |
| 2.3 空间探索进行优化分析的条件 | 第21-22页 |
| 2.4 案例分析 | 第22-25页 |
| 2.5 实验结果 | 第25-27页 |
| 2.6 本章小结 | 第27-28页 |
| 第三章 基于路径延迟的IP硬核保护方法 | 第28-39页 |
| 3.1 概述 | 第28页 |
| 3.2 IP硬核保护方法 | 第28-33页 |
| 3.2.1 IP保护电路架构 | 第28-30页 |
| 3.2.2 有限状态机 | 第30-31页 |
| 3.2.3 布线延迟操作 | 第31-33页 |
| 3.3 密钥生成 | 第33-34页 |
| 3.4 攻击分析 | 第34-35页 |
| 3.5 实验评估 | 第35-38页 |
| 3.5.1 时序仿真结果 | 第35-36页 |
| 3.5.2 额外开销分析 | 第36-38页 |
| 3.6 本章小结 | 第38-39页 |
| 第四章 功耗优化与保护方法的结合 | 第39-50页 |
| 4.1 概述 | 第39-40页 |
| 4.2 问题阐述 | 第40-41页 |
| 4.3 设计探索方法 | 第41-43页 |
| 4.3.1 设计空间的描述 | 第41-42页 |
| 4.3.2 基于模型的回归分析 | 第42-43页 |
| 4.4 优化求解 | 第43-45页 |
| 4.5 实验结果分析 | 第45-49页 |
| 4.5.1 验证内容 | 第45-46页 |
| 4.5.2 实验结果 | 第46-49页 |
| 4.6 本章小结 | 第49-50页 |
| 第五章 总结与展望 | 第50-51页 |
| 参考文献 | 第51-55页 |
| 发表论文和参加科研情况说明 | 第55-56页 |
| 致谢 | 第56-57页 |
