基于电压降与时钟树优化的RF芯片数字后端设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 课题研究背景 | 第9-11页 |
| 1.1.1 集成电路发展概况 | 第9-10页 |
| 1.1.2 深亚微米下的设计挑战 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.3 课题来源 | 第12页 |
| 1.4 论文组织结构 | 第12-15页 |
| 第2章 布局规划 | 第15-25页 |
| 2.1 数字后端设计基本流程 | 第15-16页 |
| 2.2 布局规划基本理论 | 第16-17页 |
| 2.3 布局规划主要内容 | 第17-22页 |
| 2.3.1 宏单元的摆放 | 第17-18页 |
| 2.3.2 I/O单元布局 | 第18-20页 |
| 2.3.3 电源规划 | 第20-22页 |
| 2.4 电源网络的可行性分析 | 第22-24页 |
| 2.4.1 电压降分析 | 第22-23页 |
| 2.4.2 电迁移分析 | 第23-24页 |
| 2.5 本章小结 | 第24-25页 |
| 第3章 时钟树综合 | 第25-37页 |
| 3.1 时钟信号 | 第25-28页 |
| 3.1.1 时钟信号的产生 | 第25-26页 |
| 3.1.2 时钟信号性能参数 | 第26-28页 |
| 3.2 时钟树综合 | 第28-30页 |
| 3.2.1 时钟树综合基本原理 | 第28-29页 |
| 3.2.2 时钟网络分布结构 | 第29-30页 |
| 3.3 时钟树与时序分析 | 第30-33页 |
| 3.3.1 时序路径与时序收敛 | 第30-32页 |
| 3.3.2 带有时钟偏差的时序分析 | 第32-33页 |
| 3.4 时钟树与功耗分析 | 第33-35页 |
| 3.4.1 CMOS电路功耗来源 | 第34页 |
| 3.4.2 时钟树功耗分析 | 第34-35页 |
| 3.5 本章小结 | 第35-37页 |
| 第4章 RF芯片数字后端设计 | 第37-57页 |
| 4.1 RF芯片布局规划 | 第37-47页 |
| 4.1.1 I/O单元布局 | 第37-39页 |
| 4.1.2 电源网络规划 | 第39-40页 |
| 4.1.3 电源网络可行性分析 | 第40-42页 |
| 4.1.4 基于电压降的布局优化 | 第42-45页 |
| 4.1.5 优化结果分析 | 第45-47页 |
| 4.2 RF芯片时钟树综合 | 第47-53页 |
| 4.2.1 时钟树综合 | 第48-50页 |
| 4.2.2 时钟树时序分析及优化 | 第50-52页 |
| 4.2.3 低功耗时钟树综合策略 | 第52-53页 |
| 4.3 芯片验证 | 第53-56页 |
| 4.3.1 物理验证 | 第53-54页 |
| 4.3.2 时序与功能验证 | 第54-55页 |
| 4.3.3 芯片设计版图 | 第55-56页 |
| 4.4 本章小结 | 第56-57页 |
| 结论 | 第57-59页 |
| 参考文献 | 第59-61页 |
| 攻读硕士学位期间发表的学术论文 | 第61-63页 |
| 致谢 | 第63页 |
