JX5芯片测试码的产生及故障模拟
| 独创性声明 | 第1页 |
| 学位论文版权使用授权书 | 第3-7页 |
| 摘要 | 第7-8页 |
| ABSTRACT | 第8-9页 |
| 第一章 绪论 | 第9-12页 |
| ·课题的研究背景 | 第9-10页 |
| ·课题研究的主要内容 | 第10-11页 |
| ·论文的组织结构 | 第11-12页 |
| 第二章 测试生成相关理论 | 第12-24页 |
| ·数字系统中的故障和故障模型 | 第12-14页 |
| ·故障的种类及特征 | 第12页 |
| ·故障模型 | 第12-14页 |
| ·测试生成的基本理论 | 第14-17页 |
| ·组合电路的测试生成方法研究 | 第17-22页 |
| ·一维通路敏化法 | 第18-19页 |
| ·布尔差分算法 | 第19页 |
| ·D算法 | 第19-20页 |
| ·PODEM算法 | 第20-22页 |
| ·时序电路的测试生成方法研究 | 第22-23页 |
| ·时序电路的结构测试生成 | 第22-23页 |
| ·时序电路的功能测试生成 | 第23页 |
| ·自动测试生成系统ATGS | 第23-24页 |
| 第三章 可测性设计技术研究 | 第24-33页 |
| ·可测性设计相关理论 | 第24页 |
| ·可测性设计方法研究 | 第24-33页 |
| ·组合网络的可测性设计方法 | 第24-25页 |
| ·可测性设计的专门方法(Ad-hoc) | 第25-27页 |
| ·结构化可测性设计方法 | 第27-32页 |
| ·边界扫描(Boundary Scan) | 第32-33页 |
| 第四章 JX5芯片测试结构的研究 | 第33-40页 |
| ·JX5芯片结构与测试目标 | 第33-34页 |
| ·JX5芯片结构的分析 | 第33-34页 |
| ·JX5芯片的故障测试要求与目标 | 第34页 |
| ·JX5芯片中可利用的测试结构 | 第34-39页 |
| ·BIST(内建自测试) | 第35-36页 |
| ·边界扫描结构 | 第36-37页 |
| ·内部扫描 | 第37-39页 |
| ·本章小结 | 第39-40页 |
| 第五章 JX5芯片测试码的产生 | 第40-53页 |
| ·JX5芯片测试码产生的方案 | 第40-47页 |
| ·JX5芯片测试码的编写 | 第47-52页 |
| ·测试码的产生 | 第47-51页 |
| ·测试码的完善 | 第51-52页 |
| ·全芯片的测试码的完善 | 第52页 |
| ·本章小结 | 第52-53页 |
| 第六章 JX5芯片故障模拟的实现 | 第53-69页 |
| ·JX5芯片故障模拟实现的方案 | 第53-55页 |
| ·工具简介 | 第55-57页 |
| ·故障模拟的实现 | 第57-68页 |
| ·对混合描述的处理 | 第57-58页 |
| ·ATPG库的转换 | 第58-62页 |
| ·动态逻辑的处理 | 第62-65页 |
| ·MMX部件故障模拟的实现 | 第65-67页 |
| ·其他部件故障模拟的实现 | 第67页 |
| ·全芯片故障覆盖率的综合 | 第67-68页 |
| ·本章小结 | 第68-69页 |
| 结束语 | 第69-70页 |
| 致谢 | 第70-71页 |
| 参考文献 | 第71-73页 |
| 作者在学期间取得的学术成果 | 第73页 |
