并行数据采集模块研制
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-14页 |
| 1.1 课题背景及研究的目的和意义 | 第9-11页 |
| 1.2 国内外研究现状分析 | 第11-13页 |
| 1.3 本文的主要研究内容与结构 | 第13-14页 |
| 第2章 总体方案 | 第14-22页 |
| 2.1 需求分析 | 第14-18页 |
| 2.2 并行数据采集模块技术指标 | 第18-19页 |
| 2.3 并行数据采集模块总体方案 | 第19-21页 |
| 2.4 本章小结 | 第21-22页 |
| 第3章 硬件电路实现 | 第22-38页 |
| 3.1 硬件构成 | 第22-23页 |
| 3.2 FPGA选型及最小系统设计 | 第23-27页 |
| 3.3 A/D采样电路设计 | 第27-30页 |
| 3.4 DDR II存储器电路设计 | 第30-32页 |
| 3.5 数据通信电路设计 | 第32-34页 |
| 3.6 原理图设计及布局布线 | 第34-37页 |
| 3.7 本章小结 | 第37-38页 |
| 第4章 逻辑与应用程序设计 | 第38-51页 |
| 4.1 基于Quartus的逻辑设计方案 | 第38-40页 |
| 4.2 自定义数据采样IP核设计 | 第40-43页 |
| 4.3 DDR II控制器IP核设计 | 第43-44页 |
| 4.4 自定义USB数据传输IP核设计 | 第44-46页 |
| 4.5 NIOS处理器软件设计 | 第46-47页 |
| 4.6 上位机软件设计 | 第47-50页 |
| 4.6.1 底层驱动描述 | 第47-48页 |
| 4.6.2 操作界面设计 | 第48-49页 |
| 4.6.3 软件运行流程 | 第49-50页 |
| 4.7 本章小结 | 第50-51页 |
| 第5章 模块硬件测试与性能测试分析 | 第51-62页 |
| 5.1 数据采集功能测试 | 第51-57页 |
| 5.1.1 同步性测试 | 第54-55页 |
| 5.1.2 并行性测试 | 第55-57页 |
| 5.2 模块动态指标测试 | 第57-61页 |
| 5.2.1 工作带宽测试 | 第57-58页 |
| 5.2.2 SNR与SINAD测试 | 第58-60页 |
| 5.2.3 THD和ENOB测试 | 第60-61页 |
| 5.3 本章小结 | 第61-62页 |
| 结论 | 第62-63页 |
| 参考文献 | 第63-68页 |
| 致谢 | 第68页 |
