65nm工艺下6.25Gbps SerDes发送器的设计
| 摘要 | 第10-11页 |
| ABSTRACT | 第11页 |
| 第一章 绪论 | 第12-18页 |
| 1.1 课题研究背景 | 第12-14页 |
| 1.2 课题研究现状 | 第14-16页 |
| 1.3 本文主要工作 | 第16页 |
| 1.4 论文组织结构 | 第16-18页 |
| 第二章 发送器总体结构和设计要求 | 第18-25页 |
| 2.1 发送器结构 | 第18-19页 |
| 2.2 信号完整性分析 | 第19-23页 |
| 2.2.1 介质损耗 | 第19-20页 |
| 2.2.2 反射 | 第20-21页 |
| 2.2.3 码间干扰 | 第21页 |
| 2.2.4 串扰 | 第21-22页 |
| 2.2.5 噪声 | 第22-23页 |
| 2.3 串行链路性能指标 | 第23-24页 |
| 2.3.1 抖动 | 第23页 |
| 2.3.2 眼图 | 第23-24页 |
| 2.3.3 误码率 | 第24页 |
| 2.4 本章小结 | 第24-25页 |
| 第三章 并串转换电路的原理与设计 | 第25-36页 |
| 3.1 并串转换电路 | 第25-28页 |
| 3.1.1 移位寄存器型并串转换电路 | 第25-26页 |
| 3.1.2 并行并串转换电路 | 第26-27页 |
| 3.1.3 树形并串转换电路 | 第27-28页 |
| 3.2 本文串并转换电路设计 | 第28-31页 |
| 3.2.1 电路结构 | 第28-30页 |
| 3.2.2 仿真结果 | 第30-31页 |
| 3.3 时钟分频中占空比调节电路 | 第31-35页 |
| 3.2.1 占空比调节原理 | 第31-32页 |
| 3.2.2 占空比调节电路设计 | 第32-34页 |
| 3.2.3 电路仿真结果 | 第34-35页 |
| 3.4 本章小结 | 第35-36页 |
| 第四章 SerDes驱动电路设计 | 第36-48页 |
| 4.1 驱动器 | 第36-39页 |
| 4.1.1 LVDS驱动器 | 第36-38页 |
| 4.1.2 CML驱动器 | 第38页 |
| 4.1.3 LVDS驱动器与CML驱动器对比 | 第38-39页 |
| 4.2 预加重电路 | 第39-42页 |
| 4.2.1 加重原理 | 第39-40页 |
| 4.2.2 FFE原理 | 第40-41页 |
| 4.2.3 DAC原理 | 第41-42页 |
| 4.3 3tap预加重电路设计 | 第42-46页 |
| 4.3.1 DAC电路设计 | 第42-43页 |
| 4.3.2 预加重电路 | 第43-45页 |
| 4.3.3 预加重仿真结果 | 第45-46页 |
| 4.4 整体仿真 | 第46-47页 |
| 4.5 本章小结 | 第47-48页 |
| 第五章 辅助电路设计 | 第48-52页 |
| 5.1 预驱动电路 | 第48-49页 |
| 5.2 接收端检测电路 | 第49-51页 |
| 5.3 本章小结 | 第51-52页 |
| 第六章 版图设计与仿真结果 | 第52-63页 |
| 6.1 版图设计及其注意事项 | 第52-56页 |
| 6.1.1 版图匹配和走线 | 第52-53页 |
| 6.1.2 时钟模块 | 第53-54页 |
| 6.1.3 串并转换模块 | 第54-55页 |
| 6.1.4 驱动器 | 第55-56页 |
| 6.2 后仿真结果 | 第56-62页 |
| 6.2.1 预驱动电路 | 第57页 |
| 6.2.2 clk-ser模块 | 第57-59页 |
| 6.2.3 预加重增益 | 第59-60页 |
| 6.2.4 整体+信道 | 第60-62页 |
| 6.3 结果对比 | 第62页 |
| 6.4 本章小结 | 第62-63页 |
| 结束语 | 第63-65页 |
| 致谢 | 第65-67页 |
| 参考文献 | 第67-70页 |
| 作者在学期间取得的学术成果 | 第70页 |
