| 摘要 | 第3-5页 |
| ABSTRACT | 第5-6页 |
| 1 绪论 | 第9-14页 |
| 1.1 视觉诱发电位数据采集系统概述 | 第9-11页 |
| 1.1.1 视觉诱发电位 | 第9-10页 |
| 1.1.2 视觉诱发电位数据采集系统技术要求 | 第10-11页 |
| 1.2 视觉诱发电位数据采集系统发展现状 | 第11-12页 |
| 1.3 论文的主要内容和结构 | 第12-14页 |
| 1.3.1 本文主要内容 | 第12页 |
| 1.3.2 本文总体结构 | 第12-14页 |
| 2 技术背景及系统总体结构设计 | 第14-19页 |
| 2.1 系统总体框图设计 | 第14-15页 |
| 2.2 FPGA 在本系统中的应用 | 第15页 |
| 2.3 USB 在本系统中的应用 | 第15-17页 |
| 2.4 VGA 图形刺激器的设计 | 第17页 |
| 2.5 系统流程图设计 | 第17-18页 |
| 2.6 本章小结 | 第18-19页 |
| 3 视觉诱发电位信号采集系统的硬件设计 | 第19-39页 |
| 3.1 AD 数据采集模块 | 第19-20页 |
| 3.1.1 AD 采样率和采样时间 | 第19页 |
| 3.1.2 ADS7822 | 第19-20页 |
| 3.1.3 AD 的接口电路设计 | 第20页 |
| 3.2 SRAM 数据存储模块 | 第20-23页 |
| 3.2.1 IS61LV25616 | 第21-22页 |
| 3.2.2 SRAM 的接口电路设计 | 第22-23页 |
| 3.3 USB 接口设计 | 第23-26页 |
| 3.3.1 USB 接口芯片 CH372 | 第23页 |
| 3.3.2 CH372 的硬件电路设计 | 第23-24页 |
| 3.3.3 下位机常用命令 | 第24-25页 |
| 3.3.4 常用的中断状态值 | 第25-26页 |
| 3.4 FPGA 的 VHDL 设计 | 第26-35页 |
| 3.4.1 AD 模块的 VHDL 设计 | 第27-28页 |
| 3.4.2 SRAM 模块的 VHDL 设计 | 第28-30页 |
| 3.4.3 CH372 模块的 VHDL 设计 | 第30-33页 |
| 3.4.4 VGA 图形刺激器信号产生模块 | 第33-34页 |
| 3.4.5 系统顶层设计 | 第34-35页 |
| 3.5 JTAG 和 AS 下载电路 | 第35-36页 |
| 3.6 电压调节电路 | 第36-38页 |
| 3.7 本章小结 | 第38-39页 |
| 4 视觉诱发电位信号采集系统的软件设计 | 第39-49页 |
| 4.1 上位机开发界环境 | 第39页 |
| 4.2 CH372 上位机的应用层接口 | 第39-40页 |
| 4.2.1 设备管理 API | 第39-40页 |
| 4.2.2 数据传输 API | 第40页 |
| 4.2.3 中断处理 API | 第40页 |
| 4.3 上位机软件功能设计 | 第40-48页 |
| 4.3.1 参数设置 | 第41-43页 |
| 4.3.2 启动/停止系统 | 第43页 |
| 4.3.3 读取数据 | 第43-44页 |
| 4.3.4 平均多次采集数据 | 第44-45页 |
| 4.3.5 绘制数据曲线 | 第45-46页 |
| 4.3.6 计算并标记 N75、P100、N135 | 第46-47页 |
| 4.3.7 数据保存 | 第47页 |
| 4.3.8 数据读取 | 第47-48页 |
| 4.4 本章小结 | 第48-49页 |
| 5 实验结果 | 第49-55页 |
| 5.1 SignalTapⅡ验证系统功能 | 第49-50页 |
| 5.2 函数发生器模拟波形测试 | 第50-53页 |
| 5.3 实验测试 | 第53-54页 |
| 5.4 本章小结 | 第54-55页 |
| 6 总论与展望 | 第55-58页 |
| 6.1 结论 | 第55-57页 |
| 6.2 展望 | 第57-58页 |
| 致谢 | 第58-59页 |
| 参考文献 | 第59-62页 |
| 附录 | 第62-65页 |