基于FPGA的CAN接口抗SEU容错方法研究
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-24页 |
| 1.1 课题背景和意义 | 第8-10页 |
| 1.2 国内外研究现状分析 | 第10-23页 |
| 1.2.1 单粒子效应 | 第11-15页 |
| 1.2.1.1 空间辐射环境 | 第11-12页 |
| 1.2.1.2 辐射效应 | 第12-14页 |
| 1.2.1.3 单粒子效应产生过程 | 第14-15页 |
| 1.2.2 抗单粒子效应方法 | 第15-18页 |
| 1.2.2.1 工艺加固技术 | 第15-16页 |
| 1.2.2.2 高层描述级容错技术 | 第16-17页 |
| 1.2.2.3 配置刷新技术 | 第17-18页 |
| 1.2.3 抗SEU评估技术 | 第18页 |
| 1.2.4 CAN总线 | 第18-23页 |
| 1.2.4.1 CAN总线错误 | 第20-22页 |
| 1.2.4.2 CAN的冗余技术 | 第22-23页 |
| 1.3 论文组织结构 | 第23-24页 |
| 第2章 CAN接口容错系统整体架构设计及分析 | 第24-43页 |
| 2.1 系统需求及主要研究内容 | 第24页 |
| 2.2 SRAM型FPGA的SEU故障特征分析 | 第24-34页 |
| 2.2.1 SEU效应及其对FPGA的影响 | 第24-30页 |
| 2.2.2 SEU在轨翻转率预测 | 第30-34页 |
| 2.3 CAN接口控制逻辑抗SEU容错分析 | 第34-40页 |
| 2.3.1 CAN接口结构及其通讯控制 | 第34-37页 |
| 2.3.1.1 CAN接口结构 | 第34-36页 |
| 2.3.1.2 CAN通讯控制 | 第36-37页 |
| 2.3.2 基于TMR的抗SEU容错分析 | 第37-40页 |
| 2.3.2.1 抗SEU减缓技术 | 第37-38页 |
| 2.3.2.2 逻辑结构级TMR技术分析 | 第38-40页 |
| 2.4 CAN接口容错系统整体结构及设计流程 | 第40-42页 |
| 2.5 本章小结 | 第42-43页 |
| 第3章 CAN接口控制模块抗SEU容错设计 | 第43-57页 |
| 3.1 基于容错的CAN接口体系结构设计 | 第43-49页 |
| 3.1.1 系统硬件设计 | 第44-46页 |
| 3.1.1.1 FPGA最小系统设计 | 第44-46页 |
| 3.1.2 系统控制程序设计 | 第46-49页 |
| 3.2 可综合代码级的抗SEU多级容错设计 | 第49-55页 |
| 3.2.1 寄存器容错设计 | 第49-50页 |
| 3.2.2 FIFO容错设计 | 第50-53页 |
| 3.2.3 状态机容错设计 | 第53-55页 |
| 3.3 本章小结 | 第55-57页 |
| 第4章 CAN接口容错系统有效性评估 | 第57-68页 |
| 4.1 故障注入设计 | 第57-61页 |
| 4.1.1 SEU故障注入模型 | 第58-59页 |
| 4.1.2 故障注入器设计及实现 | 第59-61页 |
| 4.2 CAN接口容错系统测试及性能评估 | 第61-65页 |
| 4.2.1 系统功能测试 | 第61-64页 |
| 4.2.2 系统资源评估 | 第64-65页 |
| 4.3 TMR设计可靠性分析 | 第65-66页 |
| 4.4 本章小结 | 第66-68页 |
| 结论 | 第68-69页 |
| 参考文献 | 第69-75页 |
| 致谢 | 第75页 |
