面向系统芯片测试的设计优化技术研究
| 摘要 | 第1-7页 |
| ABSTRACT | 第7-11页 |
| 第一章 绪论 | 第11-21页 |
| 1．1 SOC的设计与测试 | 第11-18页 |
| 1．2 本课题的研究背景 | 第18-19页 |
| 1．3 本论文研究内容与组织结构 | 第19-21页 |
| 第二章 BIST设计中的测试时间与功耗优化 | 第21-43页 |
| 2．1 测试低功耗优化概述 | 第21-25页 |
| 2．2 BIST低功耗优化技术 | 第25-27页 |
| 2．3 基于多加权集LFSR的BIST优化 | 第27-36页 |
| 2．4 多相测试时钟低功耗BIST调度 | 第36-41页 |
| 2．5 小结 | 第41-43页 |
| 第三章 SOC测试结构设计优化 | 第43-73页 |
| 3．1 SOC测试访问机制 | 第43-48页 |
| 3．2 IP核测试包封结构 | 第48-54页 |
| 3．3 测试复用技术 | 第54-58页 |
| 3．4 测试结构设计优化技术 | 第58-62页 |
| 3．5 一种改进的SOC测试设计优化 | 第62-67页 |
| 3．6 基于多目标优化算法的测试结构设计 | 第67-72页 |
| 3．7 小结 | 第72-73页 |
| 第四章 高层次测试设计优化技术 | 第73-89页 |
| 4．1 RTL测试设计优化 | 第73-77页 |
| 4．2 基于RTL的BIST设计优化 | 第77-83页 |
| 4．3 系统级的测试设计优化 | 第83-88页 |
| 4．4 小结 | 第88-89页 |
| 第五章 视觉处理SOC的可测性设计 | 第89-105页 |
| 5．1 视觉处理SOC结构 | 第89-91页 |
| 5．2 乘法器核的一种BIST设计 | 第91-96页 |
| 5．3 视觉处理SOC可测性设计 | 第96-103页 |
| 5．4 小结 | 第103-105页 |
| 第六章 结束语 | 第105-107页 |
| 6．1 本文总结 | 第105页 |
| 6．2 展望 | 第105-107页 |
| 致谢 | 第107-109页 |
| 参考文献 | 第109-119页 |
| 研究成果 | 第119-120页 |
