| 摘要 | 第1-6页 |
| Abstract | 第6-10页 |
| 第1章 绪论 | 第10-17页 |
| ·课题的来源及研究的目的和意义 | 第10-13页 |
| ·目前国内外研究现状 | 第13-15页 |
| ·课题研究的主要内容 | 第15-17页 |
| 第2章 系统芯片SOC 测试的相关理论 | 第17-27页 |
| ·引言 | 第17页 |
| ·集成电路测试与故障模型 | 第17-21页 |
| ·测试 | 第17-18页 |
| ·故障模型 | 第18-21页 |
| ·自动测试向量生成算法 | 第21-24页 |
| ·拓扑结构法 | 第21-23页 |
| ·符号方法 | 第23-24页 |
| ·基于D 算法的测试生成 | 第24-26页 |
| ·本章小结 | 第26-27页 |
| 第3章 可测试性结构设计 | 第27-39页 |
| ·引言 | 第27页 |
| ·SOC 可测试性结构组成 | 第27-33页 |
| ·测试环 | 第28-29页 |
| ·测试访问机制TAM | 第29-33页 |
| ·测试调度 | 第33页 |
| ·可测试性测试策略 | 第33-36页 |
| ·结构扫描测试 | 第33-35页 |
| ·内建自测试 | 第35-36页 |
| ·边界扫描测试 | 第36页 |
| ·STD1500 TAM 测试策略 | 第36-38页 |
| ·本章小结 | 第38-39页 |
| 第4章 基于IEEESTD1500 的测试结构及实现方法 | 第39-56页 |
| ·引言 | 第39页 |
| ·嵌入式芯核测试标准IEEESTD1500 | 第39-42页 |
| ·IEEEstd1500 基本原理 | 第39页 |
| ·IEEEstd1500 的硬件结构 | 第39-41页 |
| ·IEEEstd1500 的软件结构 | 第41-42页 |
| ·IEEESTD1500 标准的测试结构 | 第42-48页 |
| ·测试结构 | 第42-44页 |
| ·ITC'0 2 基准电路的描述 | 第44-45页 |
| ·一个测试基准电路的例子 | 第45-48页 |
| ·IEEE STD1500 内核测试壳(WRAPPER)设计 | 第48-55页 |
| ·测试壳逻辑设计 | 第48-53页 |
| ·测试壳指令级 | 第53-54页 |
| ·测试壳的加装 | 第54-55页 |
| ·本章小结 | 第55-56页 |
| 第5章 基于FPGA 的测试仿真模型的设计及验证 | 第56-69页 |
| ·引言 | 第56页 |
| ·FPGA 测试平台 | 第56-57页 |
| ·测试仿真模型的设计 | 第57-64页 |
| ·顶层设计模块划分 | 第58-60页 |
| ·TAP 主控制器的设计 | 第60-62页 |
| ·边界扫描逻辑模块设计 | 第62-64页 |
| ·测试仿真模型的验证 | 第64-67页 |
| ·仿真激励 | 第65-66页 |
| ·结果检验 | 第66-67页 |
| ·与传统测试策略的对比结果 | 第67-68页 |
| ·本章小结 | 第68-69页 |
| 结论 | 第69-71页 |
| 参考文献 | 第71-75页 |
| 攻读学位期间发表的学术论文 | 第75-76页 |
| 致谢 | 第76页 |