| 摘要 | 第1-5页 |
| Abstract | 第5-7页 |
| 第一章 绪论 | 第7-9页 |
| ·集成电路可测性设计的重要性 | 第7页 |
| ·SOC可测性设计以及测试生成的复杂性 | 第7页 |
| ·课题研究的主要内容以及论文结构 | 第7-9页 |
| 第二章 Garfield 芯片的测试开发 | 第9-15页 |
| ·Garfield 芯片简介 | 第9页 |
| ·Garfield 芯片的测试方案 | 第9-11页 |
| ·Garfield 芯片可测性设计流程 | 第11页 |
| ·故障模型 | 第11-13页 |
| ·故障模拟 | 第13-14页 |
| ·本章小结 | 第14-15页 |
| 第三章 Garfield 芯片随机逻辑的全扫描可测性设计 | 第15-29页 |
| ·全扫描可测性设计 | 第15-16页 |
| ·Garfield 芯片随机逻辑全扫描可测性设计的实现 | 第16-26页 |
| ·结果与分析 | 第26-27页 |
| ·本章小结 | 第27-29页 |
| 第四章 基于Garfield 芯片部分扫描可测性设计的研究 | 第29-36页 |
| ·部分扫描可测性设计 | 第29-30页 |
| ·基于层次化结构的设计的部分扫描单元选择方法 | 第30-33页 |
| ·结果与分析 | 第33-35页 |
| ·本章小结 | 第35-36页 |
| 第五章 Garfield 芯片中SRAM 的内建自测试设计 | 第36-45页 |
| ·内建自测试 | 第36-39页 |
| ·Garfield 芯片中SRAM内建自测试设计 | 第39-41页 |
| ·边界扫描可测性设计 | 第41-43页 |
| ·RAMBIST与ARM 核边界扫描测试的结合 | 第43-44页 |
| ·本章小结 | 第44-45页 |
| 第六章 Garfield 芯片随机逻辑的测试矢量生成 | 第45-54页 |
| ·随机逻辑的测试矢量生成 | 第45-49页 |
| ·Garfield 芯片随机逻辑的测试矢量生成及验证 | 第49-52页 |
| ·结果与分析 | 第52-53页 |
| ·本章小结 | 第53-54页 |
| 第七章 总结与展望 | 第54-56页 |
| ·总结 | 第54页 |
| ·展望 | 第54-56页 |
| 致谢 | 第56-57页 |
| 参考文献 | 第57-59页 |
| 附录 | 第59-62页 |
| 研究生期间发表的论文 | 第62页 |
