| 1 绪论 | 第1-11页 |
| ·现代加密与集成电路技术 | 第6-7页 |
| ·先进加密标准(AES)简介 | 第7页 |
| ·AES加密芯片设计 | 第7-8页 |
| ·芯片设计的任务目标 | 第7-8页 |
| ·芯片应用环境 | 第8页 |
| ·本论文研究内容介绍 | 第8-11页 |
| 2 AES算法(RIJNDAEL)原理 | 第11-27页 |
| ·AES竞争过程及RIJNDAEL概述 | 第11页 |
| ·RIJNDAEL的数学基础和设计思想 | 第11-14页 |
| ·有限域GF(2~8) | 第11-12页 |
| ·系数在GF(2~8)上的多项式 | 第12-13页 |
| ·设计思想 | 第13-14页 |
| ·AES算法描述 | 第14-27页 |
| ·加密过程描述 | 第14-20页 |
| 2-3-2 密钥扩展描述 | 第20-22页 |
| ·解密过程描述 | 第22-25页 |
| ·加解密算法的相近程度 | 第25-27页 |
| 3 AES算法加密模块的ASIC设计 | 第27-38页 |
| ·前端设计的总体分析 | 第27页 |
| ·加密模块的软核设计 | 第27-38页 |
| ·明文、密钥输入模块的设计 | 第29-31页 |
| ·圈加密模块的设计 | 第31-33页 |
| ·密钥扩展模块的设计 | 第33-35页 |
| ·控制逻辑的设计 | 第35-37页 |
| ·密文输出模块的设计 | 第37-38页 |
| 4 AES算法解密模块的ASIC设计 | 第38-46页 |
| ·解密模块的系统设计 | 第38-39页 |
| ·解密模块密钥扩展的处理 | 第39-40页 |
| ·设计中的一些问题 | 第40-46页 |
| ·有限状态机的设计 | 第40-41页 |
| ·复位信号的考虑 | 第41页 |
| ·Verilog语言的可综合性 | 第41-43页 |
| ·综合结果的正确性问题 | 第43-46页 |
| 5 AES算法模块的功能仿真 | 第46-55页 |
| ·明文、密钥输入模块的仿真 | 第47-48页 |
| ·密钥扩展模块的仿真 | 第48-49页 |
| ·圈加密模块的接口 | 第49页 |
| ·密文输出模块的仿真 | 第49-50页 |
| ·加密顶层模块的仿真 | 第50-52页 |
| ·解密模块的仿真 | 第52-55页 |
| 6 基于EP20K100EQC240芯片的电路综合与仿真 | 第55-58页 |
| ·开发工具简介 | 第55页 |
| ·APEX20K系列芯片简介 | 第55-56页 |
| ·电路的逻辑综合 | 第56-57页 |
| ·后仿真 | 第57-58页 |
| 7 结论 | 第58-59页 |
| 致谢 | 第59-60页 |
| 参考文献 | 第60-62页 |
| 附录A 128位密钥扩展示例 | 第62-64页 |
| 附录B 128位加密示例 | 第64-66页 |
| 附录C 128位加密解密数据序列示例 | 第66-68页 |