| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·课题研究背景及其意义 | 第7-8页 |
| ·国内外研究现状 | 第8-9页 |
| ·本文的工作重点 | 第9-10页 |
| ·本文章节安排 | 第10-13页 |
| 第二章 UVM 验证方法学的分析 | 第13-25页 |
| ·Systemverilog 概述 | 第13-14页 |
| ·UVM 概述 | 第14-18页 |
| ·UVM 验证方法学 | 第14-15页 |
| ·UVM 解析说明 | 第15-16页 |
| ·UVM 的树形结构 | 第16-18页 |
| ·UVM 的 Phase 机制 | 第18-20页 |
| ·UVM 的 Config_db 机制 | 第20页 |
| ·UVM 的 Port 机制 | 第20-21页 |
| ·UVM 的 Sequence 机制 | 第21-22页 |
| ·UVM 的寄存器模型 | 第22-23页 |
| ·UVM 的其他重要机制 | 第23-24页 |
| ·本章小结 | 第24-25页 |
| 第三章 Writer 模块介绍及其验证方法和流程的分析 | 第25-41页 |
| ·Preamp 内部结构及 Writer 模块结构 | 第25-31页 |
| ·Preamp 中 Writer 测试点分解 | 第31-33页 |
| ·本文的验证流程 | 第33-39页 |
| ·本章小结 | 第39-41页 |
| 第四章 Preamp 验证环境的搭建及验证 | 第41-89页 |
| ·Preamp 模块验证环境的构建 | 第41-46页 |
| ·验证环境的特点 | 第41页 |
| ·整体验证环境架构及开发 | 第41-46页 |
| ·环境中的 Sequence 策略及开发 | 第46-61页 |
| ·Sequence 的构造 | 第46-57页 |
| ·Sequence 仿真结果 | 第57-60页 |
| ·Sequence 的执行顺序 | 第60-61页 |
| ·环境中 RGM 策略及开发 | 第61-66页 |
| ·总线模型与 RGM 配合及其开发 | 第66-74页 |
| ·环境中宏和参数开发 | 第74-75页 |
| ·SVE 的开发 | 第75-76页 |
| ·Writer 模块的断言说明 | 第76-84页 |
| ·仿真 Log 信息的分析 | 第84-87页 |
| ·本章小结 | 第87-89页 |
| 第五章 总结与展望 | 第89-91页 |
| ·总结 | 第89页 |
| ·展望 | 第89-91页 |
| 致谢 | 第91-93页 |
| 参考文献 | 第93-95页 |