DSPC50的可测性设计及电路实现
| 摘要 | 第1-4页 |
| Abstract | 第4-8页 |
| 引言 | 第8-9页 |
| 第一章 集成电路的可测性设计方法的概述 | 第9-16页 |
| ·可测性的改善设计 | 第10页 |
| ·可测性的结构设计 | 第10-13页 |
| ·扫描设计的意义 | 第11-12页 |
| ·测试向量的施加 | 第12页 |
| ·扫描设计的实现方法 | 第12-13页 |
| ·边界扫描设计 | 第13-14页 |
| ·内建自测试电路设计 | 第14-15页 |
| ·小结 | 第15-16页 |
| 第二章 边缘扫描设计 | 第16-35页 |
| ·边缘扫描简介 | 第16-17页 |
| ·边缘扫描测试结构 | 第17-18页 |
| ·边缘扫描测试结构设计 | 第18-31页 |
| ·测试存取通道 | 第18-19页 |
| ·TAP控制器 | 第19-22页 |
| ·指令寄存器 | 第22-23页 |
| ·数据寄存器 | 第23-29页 |
| ·TAP控制器的设计 | 第29-31页 |
| ·边缘扫描指令设计 | 第31-33页 |
| ·公共指令 | 第31-32页 |
| ·专用指令 | 第32-33页 |
| ·边缘扫描测试系统的实现 | 第33-34页 |
| ·小结 | 第34-35页 |
| 第三章 16×16定点乘法器设计与测试生成 | 第35-50页 |
| ·定点数乘法原理 | 第35-39页 |
| ·定点数一位乘法 | 第35-38页 |
| ·定点补码两位乘 | 第38-39页 |
| ·定点乘法器电路设计 | 第39-44页 |
| ·阵列乘法器 | 第39-41页 |
| ·布斯阵列乘法器 | 第41-44页 |
| ·乘法器测试生成 | 第44-48页 |
| ·故障模型 | 第45-46页 |
| ·测试生成 | 第46-48页 |
| ·小结 | 第48-50页 |
| 第四章 SRAM的可测性设计 | 第50-66页 |
| ·BIST技术概述 | 第50-53页 |
| ·测试向量生成 | 第51页 |
| ·测试响应分析 | 第51-52页 |
| ·线性反馈移位寄存器 | 第52-53页 |
| ·SRAM的功能测试 | 第53-58页 |
| ·SRAM的基本结构 | 第53页 |
| ·SRAM的故障类型 | 第53-56页 |
| ·各种错误的测试要求 | 第56-58页 |
| ·电路的设计 | 第58-62页 |
| ·地址计数器电路 | 第58-61页 |
| ·数据发生器电路 | 第61-62页 |
| ·响应比较器 | 第62页 |
| ·BIST控制器 | 第62-65页 |
| ·小结 | 第65-66页 |
| 结论 | 第66-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-73页 |
| 附录A 攻读硕士学位期间发表的论文 | 第73-74页 |
| 附录B 乘法器电路 | 第74-75页 |
| 附录C 乘法器行为级硬件语言描述 | 第75-82页 |
| 附录D 乘法器仿真波形图 | 第82页 |
