| 摘要 | 第1-5页 |
| Abstract | 第5-6页 |
| 第一章 概述 | 第6-12页 |
| ·半导体存储器 | 第6-7页 |
| ·快闪存储器 | 第7-9页 |
| ·快闪存储器的基本分类 | 第7-8页 |
| ·快闪存储器的市场及预测 | 第8-9页 |
| ·DDR和LPDDR接口 | 第9-12页 |
| 第二章 用低频仪器测试电路高频信号 | 第12-19页 |
| ·测试仪器及方法的改变 | 第12-14页 |
| ·芯片自带DFT的设计 | 第14-19页 |
| ·业内几种实现方式 | 第14-16页 |
| ·基于NOR LPDDR闪存的DFT实现架构 | 第16-19页 |
| 第三章 电路模块设计 | 第19-34页 |
| ·可控延迟电路设计 | 第19-25页 |
| ·延迟链的设计 | 第19-22页 |
| ·延迟单元的设计 | 第22-24页 |
| ·D触发器组成的分频电路 | 第24-25页 |
| ·占空比自调测试电路的设计 | 第25-34页 |
| ·占空比自调的重要性 | 第26-27页 |
| ·占空比自调的电路实现 | 第27-31页 |
| ·占空比自调电路的仿真验证 | 第31-34页 |
| 第四章 版图设计 | 第34-44页 |
| ·顶层版图规划 | 第34-36页 |
| ·针对划片槽中的版图要求 | 第34页 |
| ·顶层外接管脚(PAD)的组织 | 第34-36页 |
| ·可控延迟测试电路的版图设计 | 第36-41页 |
| ·可控延迟测试电路的布局安排 | 第36-38页 |
| ·延迟版图单元 | 第38-40页 |
| ·可控延迟电路的流片版图 | 第40-41页 |
| ·占空比自调测试电路的版图设计 | 第41-44页 |
| ·占空比自调测试电路对版图的要求 | 第41-43页 |
| ·占空比自调测试电路的版图 | 第43-44页 |
| 第五章 可控延迟电路的测试分析 | 第44-57页 |
| ·测试构想及准备工作 | 第44-45页 |
| ·测试的构想 | 第44页 |
| ·测试前的准备工作 | 第44-45页 |
| ·测试数据及结果分析 | 第45-56页 |
| ·电源电压供给对延迟的影响 | 第45-46页 |
| ·电容负载对延迟的影响 | 第46-48页 |
| ·延迟时间芯片测试和方针结果差异分析 | 第48-55页 |
| ·用分频电路测试延迟时间 | 第55-56页 |
| ·测试小结 | 第56-57页 |
| 第六章 占空比自调电路的测试分析 | 第57-66页 |
| ·测试构想及准备工作 | 第57页 |
| ·占空比测试电路的测试数据列表 | 第57-59页 |
| ·Mosaid本身的特质对测试范围的限制 | 第59-63页 |
| ·Mosaid在高频下难以提供占空比大幅变化的信号 | 第59-61页 |
| ·Mosaid在主测频率下，难以提供高电平为2.0v的波形 | 第61-62页 |
| ·测试温对实际输入占空比变化范围的影响 | 第62-63页 |
| ·芯片测试图形及测试结果分析 | 第63-65页 |
| ·示波器的测试图形 | 第63-64页 |
| ·室温下的测试数据分析 | 第64页 |
| ·高温下的测试数据分析 | 第64-65页 |
| ·测试小结 | 第65-66页 |
| 第七章 总结 | 第66-67页 |
| 参考文献 | 第67-68页 |
| 致谢 | 第68-69页 |