| 致谢 | 第5-6页 |
| 摘要 | 第6-8页 |
| Abstract | 第8-9页 |
| 目录 | 第10-13页 |
| 图目录 | 第13-16页 |
| 表目录 | 第16-17页 |
| 第1章 绪论 | 第17-34页 |
| 1.1 引言 | 第17-19页 |
| 1.2 集成电路生产工艺流程 | 第19-20页 |
| 1.3 集成电路成品率问题来源 | 第20-24页 |
| 1.4 随机缺陷的功能成品率预测技术 | 第24-29页 |
| 1.4.1 成品率模型 | 第24-27页 |
| 1.4.2 关键面积 | 第27-29页 |
| 1.5 面向成品率的设计 | 第29-31页 |
| 1.6 论文的内容和安排 | 第31-32页 |
| 1.7 本章小结 | 第32-34页 |
| 第2章 面向成品率的掩模设计软件平台 | 第34-75页 |
| 2.1 背景介绍 | 第35-40页 |
| 2.1.1 多项目晶圆的应用 | 第35-36页 |
| 2.1.2 晶圆切割的局限性 | 第36-40页 |
| 2.2 研究现状 | 第40-43页 |
| 2.3 掩模设计算法研究 | 第43-50页 |
| 2.3.1 布局表达方法 | 第43-47页 |
| 2.3.2 模拟退火法求解 | 第47-50页 |
| 2.4 软件的系统架构和使用流程 | 第50-55页 |
| 2.5 考虑晶圆切割和随机缺陷的掩模设计 | 第55-66页 |
| 2.5.1 设计流程 | 第56-57页 |
| 2.5.2 将随机缺陷纳入目标方程 | 第57-59页 |
| 2.5.3 实验结果及分析 | 第59-66页 |
| 2.6 支持芯片受约束限制的掩模设计 | 第66-74页 |
| 2.6.1 设计流程 | 第66-68页 |
| 2.6.2 芯片的层次化分组与位置约束 | 第68-71页 |
| 2.6.3 实验结果与分析 | 第71-74页 |
| 2.7 本章小结 | 第74-75页 |
| 第3章 线形缺陷的成品率预测模型 | 第75-88页 |
| 3.1 背景介绍 | 第75-77页 |
| 3.2 线形缺陷模型 | 第77页 |
| 3.3 关键面积提取方法 | 第77-79页 |
| 3.4 现有的线形缺陷的关键面积提取模型 | 第79-80页 |
| 3.5 改进的线形缺陷的关键面积提取模型 | 第80-83页 |
| 3.5.1 改进的线形缺陷的关键面积核 | 第80-81页 |
| 3.5.2 平均关键面积提取方法 | 第81-83页 |
| 3.6 不同模型下的平均关键面积对比 | 第83-85页 |
| 3.7 实验与分析 | 第85-87页 |
| 3.8 本章小结 | 第87-88页 |
| 第4章 记忆体的缺陷分析与成品预测方法 | 第88-102页 |
| 4.1 背景介绍 | 第89-90页 |
| 4.2 版图图形失效和记忆体特征失效关联数据库的建立 | 第90-95页 |
| 4.3 生产线缺陷造成版图图形失效的判断 | 第95-99页 |
| 4.4 版图图形失效和记忆体特征失效的对应 | 第99页 |
| 4.5 记忆体芯片成品的判断 | 第99-100页 |
| 4.6 实验分析 | 第100-101页 |
| 4.7 本章小结 | 第101-102页 |
| 第5章 总结与展望 | 第102-104页 |
| 5.1 论文工作总结 | 第102-103页 |
| 5.2 今后工作展望 | 第103-104页 |
| 参考文献 | 第104-110页 |
| 作者简历及攻读博士学位期间的研究成果 | 第110-111页 |