基于FPGA的数字三轴磁通门传感器的设计与实现
摘要 | 第5-6页 |
ABSTRACT | 第6-7页 |
第1章 绪论 | 第11-15页 |
1.1 课题研究背景及意义 | 第11-12页 |
1.2 课题国内外研究情况 | 第12-13页 |
1.2.1 国外研究情况 | 第12-13页 |
1.2.2 国内研究情况 | 第13页 |
1.3 本论文主要工作 | 第13-14页 |
1.4 论文的章节安排 | 第14-15页 |
第2章 磁通门传感器原理与反馈磁场分析 | 第15-24页 |
2.1 磁通门传感器原理 | 第15-17页 |
2.2 磁通门信号提取及相敏检波 | 第17-20页 |
2.2.1 双铁芯结构磁通门信号输出分析 | 第17-18页 |
2.2.2 相敏检波 | 第18-20页 |
2.3 球状反馈线圈内部磁场均匀度分析 | 第20-23页 |
2.4 本章小结 | 第23-24页 |
第3章 数字式磁通门传感器硬件设计 | 第24-39页 |
3.1 磁通门传感头设计 | 第24-26页 |
3.1.1 骨架及内芯结构 | 第24-25页 |
3.1.2 三轴磁通门传感头结构 | 第25-26页 |
3.2 FPGA选择 | 第26-27页 |
3.3 AD芯片选择及电路设计 | 第27-30页 |
3.3.1 AD芯片采集位数选择 | 第27-28页 |
3.3.2 ADS8556芯片简介 | 第28-29页 |
3.3.3 ADS8556芯片的供电 | 第29页 |
3.3.4 AD芯片及外围电路设计 | 第29-30页 |
3.4 DA芯片AD5754R电路设计 | 第30-31页 |
3.5 功率放大电路及运算放大电路 | 第31-32页 |
3.5.1 功率放大电路 | 第31-32页 |
3.5.2 运算放大电路 | 第32页 |
3.6 JTAG和ASP配置电路 | 第32-33页 |
3.6.1 JTAG配置电路 | 第32-33页 |
3.6.2 AS配置电路 | 第33页 |
3.7 SDRAM存储电路 | 第33-34页 |
3.8 串口电路 | 第34-35页 |
3.9 时钟电路 | 第35-36页 |
3.10 电源电路 | 第36-38页 |
3.12 本章小结 | 第38-39页 |
第4章 数字式三轴磁通门传感电路软件设计 | 第39-56页 |
4.1 AD控制模块 | 第40-42页 |
4.2 相敏检波模块 | 第42-43页 |
4.3 FIR低通滤波器及PID控制算法实现 | 第43-47页 |
4.3.1 FIR低通滤波模块 | 第43-45页 |
4.3.2 PID控制算法模块 | 第45-47页 |
4.4 数据处理模块 | 第47-49页 |
4.4.1 AD数据提取模块 | 第47-48页 |
4.4.2 DA数据合并模块 | 第48-49页 |
4.5 DA控制模块 | 第49-52页 |
4.5.1 AD5754R控制寄存器格式 | 第49-50页 |
4.5.2 AD5754R寄存器写操作 | 第50-52页 |
4.6 激励信号生成模块 | 第52页 |
4.7 UART控制模块 | 第52-53页 |
4.8 顶层模块设计 | 第53-55页 |
4.9 本章小结 | 第55-56页 |
第5章 系统硬件调试与实验分析 | 第56-68页 |
5.1 电源电路与FPGA外围电路调试 | 第56-57页 |
5.2 软件板级验证 | 第57-62页 |
5.2.1 DA电路调试 | 第57-58页 |
5.2.2 ADS8556电路调试 | 第58-59页 |
5.2.3 相敏检波调试 | 第59-60页 |
5.2.4 FIR低通滤波器调试 | 第60-61页 |
5.2.5 激励信号调试 | 第61页 |
5.2.6 磁通门传感头电路调试 | 第61-62页 |
5.3 实验结果及数据分析 | 第62-66页 |
5.3.1 三轴磁通门传感头分立标定 | 第62-64页 |
5.3.2 噪声测试 | 第64-65页 |
5.3.3 三轴磁通门传感头开环测试 | 第65-66页 |
5.4 硬件调试总结 | 第66-67页 |
5.5 本章小结 | 第67-68页 |
结论 | 第68-69页 |
参考文献 | 第69-72页 |
攻读硕士学位期间发表的论文和取得的科研成果 | 第72-73页 |
致谢 | 第73-74页 |
附录一 三轴磁通门传感器开环测试图 | 第74-75页 |
附录二 单轴磁通门传感器标定实验图 | 第75页 |