| 致谢 | 第1-7页 |
| 摘要 | 第7-9页 |
| ABSTRACT | 第9-11页 |
| 目录 | 第11-14页 |
| 图目录 | 第14-17页 |
| 表目录 | 第17-18页 |
| 第一章 绪论 | 第18-38页 |
| ·集成电路的发展概述 | 第18-20页 |
| ·集成电路成品率 | 第20-22页 |
| ·集成电路制造工艺及其挑战 | 第22-30页 |
| ·制造工艺流程 | 第22-23页 |
| ·工艺制造误差 | 第23-25页 |
| ·纳米制造工艺面临的挑战 | 第25-30页 |
| ·测试芯片 | 第30-36页 |
| ·测试结构类型及其作用 | 第30-33页 |
| ·测试芯片的应用 | 第33-34页 |
| ·测试芯片的测量与分析 | 第34-35页 |
| ·测试芯片研究现状 | 第35-36页 |
| ·论文创新点及论文结构 | 第36-37页 |
| ·本章小结 | 第37-38页 |
| 第二章 大型可寻址测试芯片的设计方法 | 第38-73页 |
| ·引言 | 第38-41页 |
| ·研究现状及挑战 | 第41-46页 |
| ·解决方法 | 第46-51页 |
| ·设计结构 | 第47-48页 |
| ·模拟测量方法 | 第48-50页 |
| ·电路简化 | 第50-51页 |
| ·开关电路选择及其漏电流降低技术 | 第51-59页 |
| ·MOS晶体管的漏电流组成 | 第51-53页 |
| ·漏电流降低技术 | 第53-56页 |
| ·仿真结果 | 第56-59页 |
| ·版图设计 | 第59-60页 |
| ·实现与验证 | 第60-66页 |
| ·两大扩展性的改进 | 第66-71页 |
| ·针对失效分析的电路设计改进 | 第66-70页 |
| ·针对大的测试结构的版图设计改进 | 第70-71页 |
| ·本章小节 | 第71-73页 |
| 第三章 放置在划片槽的可寻址测试芯片的设计方法 | 第73-88页 |
| ·引言 | 第73-74页 |
| ·解决方案 | 第74-84页 |
| ·设计思路 | 第74-76页 |
| ·版图设计方法 | 第76-82页 |
| ·电路设计结构 | 第82-84页 |
| ·实现与验证 | 第84-87页 |
| ·本章小结 | 第87-88页 |
| 第四章 放置在划片槽的MOS器件可寻址测试芯片的设计方法 | 第88-102页 |
| ·引言 | 第88-89页 |
| ·设计思路 | 第89-94页 |
| ·设计方案 | 第94-98页 |
| ·饱和电流I_(dsat)测量方法 | 第95-96页 |
| ·亚阈值漏电I_(off)测量方法 | 第96页 |
| ·阈值电压V_T测量方法 | 第96-98页 |
| ·栅极漏电G_(off)测量方法 | 第98页 |
| ·实现与验证 | 第98-101页 |
| ·本章小结 | 第101-102页 |
| 第五章 总结与展望 | 第102-104页 |
| ·论文总结 | 第102页 |
| ·展望 | 第102-104页 |
| 参考文献 | 第104-112页 |
| 作者简历以及在学期间所取得的科研成果 | 第112页 |