| 摘要 | 第4-5页 |
| abstract | 第5-6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 研究背景和意义 | 第9-10页 |
| 1.2 数字时钟生成器的发展以及研究现状 | 第10-11页 |
| 1.3 论文的主要工作和结构安排 | 第11-13页 |
| 第二章 数字时钟生成器概述 | 第13-25页 |
| 2.1 时钟生成器频率动态调整的意义 | 第13-14页 |
| 2.2 数字时钟生成器简介 | 第14-15页 |
| 2.2.1 数字倍频延时锁定环基本原理 | 第14-15页 |
| 2.2.2 数字锁相环基本原理 | 第15页 |
| 2.3 数字倍频延时锁定环 | 第15-20页 |
| 2.3.1 延时锁定环的分类 | 第16-19页 |
| 2.3.2 数字倍频延时锁定环的性能参数 | 第19-20页 |
| 2.4 数字锁相环 | 第20-23页 |
| 2.4.1 锁相环的分类 | 第20-23页 |
| 2.4.2 数字锁相环的性能参数 | 第23页 |
| 2.5 数字时钟生成器的应用和性能对比 | 第23-24页 |
| 2.6 本章小结 | 第24-25页 |
| 第三章 全数字可综合时钟生成器核心模块的设计与分析 | 第25-44页 |
| 3.1 全数字振荡环的构建原理 | 第25-30页 |
| 3.1.1 LC振荡电路 | 第25-26页 |
| 3.1.2 时钟边沿合成电路 | 第26-27页 |
| 3.1.3 环形振荡电路 | 第27-30页 |
| 3.2 频率振荡模块结构 | 第30-37页 |
| 3.2.1 DCO粗调节模块 | 第31-35页 |
| 3.2.2 DCO精调节模块 | 第35-36页 |
| 3.2.3 频率控制模块 | 第36-37页 |
| 3.2.4 分频器 | 第37页 |
| 3.3 频率搜索算法 | 第37-40页 |
| 3.3.1 DCO粗调节振荡频率搜索算法 | 第37-39页 |
| 3.3.2 DCO粗调节延时搜索算法 | 第39-40页 |
| 3.3.3 DCO精调节延时搜索算法 | 第40页 |
| 3.4 频率振荡模块工作模式 | 第40-42页 |
| 3.4.1 快速频率锁定模式 | 第41-42页 |
| 3.4.2 逐级调节模式 | 第42页 |
| 3.5 本章小结 | 第42-44页 |
| 第四章 全数字可综合低功耗时钟生成器的设计实现 | 第44-63页 |
| 4.1 全数字可综合倍频延时锁定环的设计实现 | 第44-56页 |
| 4.1.1 全数字倍频延时锁定环整体结构 | 第44-46页 |
| 4.1.2 鉴相器与数字环路滤波器的实现 | 第46-49页 |
| 4.1.3 核心频率振荡模块的实现 | 第49-54页 |
| 4.1.4 全数字倍频延时锁定环的整体仿真 | 第54-56页 |
| 4.2 全数字可综合低功耗锁相环的设计实现 | 第56-61页 |
| 4.2.1 全数字低功耗锁相环的整体结构 | 第56-57页 |
| 4.2.2 核心频率振荡模块的实现 | 第57-59页 |
| 4.2.3 多模分频器的实现 | 第59-60页 |
| 4.2.4 全数字锁相环的整体仿真 | 第60-61页 |
| 4.3 本章小结 | 第61-63页 |
| 第五章 全数字可综合时钟生成器数字设计流程 | 第63-73页 |
| 5.1 全数字芯片设计流程 | 第63-64页 |
| 5.2 全数字可综合时钟生成器的ASIC设计 | 第64-69页 |
| 5.2.1 全数字可综合时钟生成器前端设计流程 | 第64-66页 |
| 5.2.2 全数字可综合时钟生成器后端设计流程 | 第66-69页 |
| 5.3 两种全数字可综合时钟生成器的后仿真性能对比 | 第69-71页 |
| 5.4 本章小结 | 第71-73页 |
| 第六章 总结与展望 | 第73-75页 |
| 6.1 工作总结 | 第73页 |
| 6.2 展望 | 第73-75页 |
| 致谢 | 第75-76页 |
| 参考文献 | 第76-81页 |
| 攻读硕士学位期间取得的成果 | 第81页 |