| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第7-15页 |
| 1.1 选题背景及模块介绍 | 第7-8页 |
| 1.2 主要工具简介 | 第8-10页 |
| 1.3 Onepiece3系统介绍与配置 | 第10-13页 |
| 1.3.1 Onepiece3系统特点 | 第10-11页 |
| 1.3.2 Onepiece3系统结构及配置 | 第11-13页 |
| 1.4 本文的主要研究内容及论文结构 | 第13-15页 |
| 第二章 综合研究 | 第15-31页 |
| 2.1 综合概述与静态时序分析基础 | 第15-16页 |
| 2.1.1 综合概述 | 第15页 |
| 2.1.2 静态时序分析基础 | 第15-16页 |
| 2.2 设计约束 | 第16-27页 |
| 2.2.1 时钟约束 | 第17-22页 |
| 2.2.1.1 创建时钟 | 第17-18页 |
| 2.2.1.2 生成时钟 | 第18-20页 |
| 2.2.1.3 虚拟时钟 | 第20-22页 |
| 2.2.2 I/O延时约束 | 第22-23页 |
| 2.2.3 环境建模约束 | 第23-24页 |
| 2.2.4 时序例外 | 第24-26页 |
| 2.2.5 屏蔽时序弧 | 第26页 |
| 2.2.6 时序设计规则约束 | 第26-27页 |
| 2.3 USB模块的综合结果与分析 | 第27-29页 |
| 2.4 本章小结 | 第29-31页 |
| 第三章 物理设计 | 第31-62页 |
| 3.1 设计输入 | 第31-32页 |
| 3.2 布图规划 | 第32-35页 |
| 3.3 布局 | 第35-45页 |
| 3.3.1 placement基本过程 | 第35-37页 |
| 3.3.2 placement的拥塞分析与优化 | 第37-40页 |
| 3.3.3 placement的时序分析与优化 | 第40-45页 |
| 3.3.3.1 多模式多端角 | 第40-42页 |
| 3.3.3.2 基于path group的优化思想的时序检查 | 第42-45页 |
| 3.4 时钟树综合 | 第45-56页 |
| 3.4.1 时钟树综合过程 | 第45-48页 |
| 3.4.2 CTS阶段实现useful skew | 第48-49页 |
| 3.4.3 postcts的MMMC及OCV设置及分析 | 第49-53页 |
| 3.4.4 时钟树结构优化处理及功耗分析 | 第53-56页 |
| 3.5 布线 | 第56-59页 |
| 3.5.1 串扰问题及其解决方案 | 第57-58页 |
| 3.5.2 天线效应问题及其解决方案 | 第58页 |
| 3.5.3 USB模块的布线实现 | 第58-59页 |
| 3.6 可制造性设计 | 第59-61页 |
| 3.7 本章小结 | 第61-62页 |
| 第四章 时序分析及收敛 | 第62-75页 |
| 4.1 RC参数提取 | 第62-64页 |
| 4.2 时序分析 | 第64-68页 |
| 4.2.1 scenario by scenario做静态时序分析 | 第64-65页 |
| 4.2.2 DMSA做静态时序分析 | 第65-68页 |
| 4.3 ECO优化时序 | 第68-74页 |
| 4.3.1 自动ECO优化时序 | 第69-70页 |
| 4.3.2 辅助脚本ECO优化时序 | 第70-74页 |
| 4.4 本章小结 | 第74-75页 |
| 第五章 物理验证 | 第75-86页 |
| 5.1 设计规则检查（DRC） | 第75-79页 |
| 5.1.1 DRC的流程及脚本说明 | 第75-77页 |
| 5.1.2 DRC问题及解决过程 | 第77-79页 |
| 5.2 天线规则检查（Antenna rule check） | 第79页 |
| 5.3 电路规则检查（LVS） | 第79-85页 |
| 5.3.1 LVS问题及解决方法 | 第81-84页 |
| 5.3.2 ERC pathcheck违例的说明 | 第84-85页 |
| 5.4 本章小结 | 第85-86页 |
| 第六章 结论 | 第86-87页 |
| 致谢 | 第87-88页 |
| 参考文献 | 第88-90页 |
