| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 课题的背景与研究意义 | 第9-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.3 研究内容和指标 | 第12-13页 |
| 1.4 论文组织结构 | 第13-15页 |
| 第二章 时钟树概述 | 第15-31页 |
| 2.1 时钟树的功能与参数概述 | 第15-18页 |
| 2.1.1 时钟网络与时钟树 | 第15页 |
| 2.1.2 时钟树参数概述 | 第15-17页 |
| 2.1.3 常见时钟树结构 | 第17-18页 |
| 2.2 低电压下时钟树概述 | 第18-27页 |
| 2.2.1 低电压下时钟树面临的问题 | 第18-22页 |
| 2.2.2 低电压下时钟slew与skew对性能的影响 | 第22-24页 |
| 2.2.3 低电压下buffer对布线延迟的影响 | 第24-26页 |
| 2.2.4 输入信号slew对buffer延迟的影响 | 第26页 |
| 2.2.5 低电压下工艺偏差对时钟树性能的影响 | 第26-27页 |
| 2.3 低电压下时钟树结构介绍 | 第27-28页 |
| 2.3.1 UnBH结构 | 第27-28页 |
| 2.3.2 BufH结构 | 第28页 |
| 2.3.3 DP+DME结构 | 第28页 |
| 2.4 本章小结 | 第28-31页 |
| 第三章 低电压下抗工艺偏差时钟树设计与优化 | 第31-51页 |
| 3.1 Pre-CTS布局优化 | 第31-38页 |
| 3.1.1 时钟树结构对布局结果的依赖性 | 第31-34页 |
| 3.1.2 抗工艺偏差的布局优化分析 | 第34-35页 |
| 3.1.3 布局优化算法 | 第35-38页 |
| 3.2 低电压下抗工艺偏差时钟树设计 | 第38-46页 |
| 3.2.1 抗工艺偏差时钟树结构设计 | 第38-42页 |
| 3.2.2 抗工艺偏差时钟树缓冲单元带来的影响 | 第42-44页 |
| 3.2.3 抗工艺偏差时钟树生成脚本设计 | 第44-46页 |
| 3.3 低电压下抗工艺偏差时钟树优化 | 第46-50页 |
| 3.3.1 时钟延迟优化 | 第46-49页 |
| 3.3.2 时钟偏差优化 | 第49-50页 |
| 3.4 本章小结 | 第50-51页 |
| 第四章 低电压下抗工艺偏差时钟树实现与验证 | 第51-61页 |
| 4.1 实现平台及验证方法 | 第51-53页 |
| 4.2 GPS跟踪通路时钟树验证 | 第53-58页 |
| 4.3 嵌入式CPU时钟树验证 | 第58-59页 |
| 4.4 电路验证结果与本文指标的对比 | 第59页 |
| 4.5 本章小结 | 第59-61页 |
| 第五章 总结与展望 | 第61-63页 |
| 5.1 总结 | 第61页 |
| 5.2 展望 | 第61-63页 |
| 致谢 | 第63-65页 |
| 参考文献 | 第65-67页 |
| 作者简介 | 第67页 |